Здравствуйте. Читаю документацию на Cyclone5GX. Создаю Endpoint PCIe и пытаюсь назначить выводы. На картинках типа этой
Нажмите для просмотра прикрепленного файла
они пишут "PCIe Hard IP block is located across Ch1 and Ch2 of banks GXB_L0"
Однако назначение выводов на Ch1 Fitter выдает ошибку размещения. Меняю выводы на Ch0 - разводит нормально. Скажите это ошибка в документации или я чего-то не понимаю ?
Полная версия этой страницы: 2 PCIe Hard IP на Cyclone5GX
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Никто не занимался PCIe на Cyclone5GX или вопрос некорректно задан ?
Тему назвал "2 PCIe Hard IP на Cyclone5GX" потому что хотел спросить про размещение именно двух PCIe HardIP, но получилось, что даже если хочешь разместить один PCIe смотришь в книгу, а там несоответствие написанного реальности. Речь идет о PCIe x1
Тему назвал "2 PCIe Hard IP на Cyclone5GX" потому что хотел спросить про размещение именно двух PCIe HardIP, но получилось, что даже если хочешь разместить один PCIe смотришь в книгу, а там несоответствие написанного реальности. Речь идет о PCIe x1
Какая у Вас версия квартуса?
Гляньте сюда: http://www.altera.com/support/kdb/solution...242014_913.html
Гляньте сюда: http://www.altera.com/support/kdb/solution...242014_913.html
Версия Квартус 13.0 SP1. Как я понял из приведенной Вами ссылки в Pin Planner'e есть возможность в большом кол-во выводов отобразить PCIe выводы с помощью команды "Show PCIe Hard Interface Pins". И там говорится, что эта команда в определенной версии квартуса глючит.
У меня же другая ситуация. Вот возьмем инженера, желающего создать PCIe проект на ПЛИС Cyclone5GX. Вот он добавляет в проект Hard IP ядро, добавляет еще в проект какую-то свою логику и прочее. Теперь приходит время назначить выводы, скомпилировать, получить файл для прошивания ПЛИС. Открывает он документацию на Cyclone5GX, идет в раздел посвященный трансиверам и смотрит где же, на каких трансиверах располагается аппаратное PCIe ядро. А документация ему говорит что на Ch1, Ch2. Дальше инженер пытается назначить PCIe-выводы на Ch1 или Ch2 и сталкивается с руганью Fitter'a. А вот если он разместит их на Ch0, то Fitter ничего плохого не скажет и все скомпилируется. Так вот вопрос именно в том, почему в документации указано не то, что в реальности ?
У меня же другая ситуация. Вот возьмем инженера, желающего создать PCIe проект на ПЛИС Cyclone5GX. Вот он добавляет в проект Hard IP ядро, добавляет еще в проект какую-то свою логику и прочее. Теперь приходит время назначить выводы, скомпилировать, получить файл для прошивания ПЛИС. Открывает он документацию на Cyclone5GX, идет в раздел посвященный трансиверам и смотрит где же, на каких трансиверах располагается аппаратное PCIe ядро. А документация ему говорит что на Ch1, Ch2. Дальше инженер пытается назначить PCIe-выводы на Ch1 или Ch2 и сталкивается с руганью Fitter'a. А вот если он разместит их на Ch0, то Fitter ничего плохого не скажет и все скомпилируется. Так вот вопрос именно в том, почему в документации указано не то, что в реальности ?
Не могли бы Вы заслать архив кватусовского проекта (qar-файл), где этот эффект проявляется?
Смотрим Transceiver Protocol Configurations in Cyclone V Devices, стр.4-7, параграф "PCIe Supported Configurations and Placement Guidelines".
Также смотрим Figure 4-6: 12 Transceiver Channels and 2 PCIe HIP Blocks with PCIe x1 Channel Placement, и т.д.
Не оно?
Смотрим Transceiver Protocol Configurations in Cyclone V Devices, стр.4-7, параграф "PCIe Supported Configurations and Placement Guidelines".
Цитата
The following guidelines apply to all channel placements:
• The CMU PLL requires its own channel and must be placed on channel 1 or channel 4
• The PCIe channels must be contiguous within the transceiver bank
• Lane 0 of the PCIe must be placed on channel 0 or channel 5
• The CMU PLL requires its own channel and must be placed on channel 1 or channel 4
• The PCIe channels must be contiguous within the transceiver bank
• Lane 0 of the PCIe must be placed on channel 0 or channel 5
Также смотрим Figure 4-6: 12 Transceiver Channels and 2 PCIe HIP Blocks with PCIe x1 Channel Placement, и т.д.
Не оно?
Да, по Вашей ссылке более обстоятельно рассматривается вопрос размещения PCIe. Но после просмотра возникает следующий вопрос. Вот они пишут "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4". То есть хотят, чтобы опорную частоту для трансиверов refclk заводили через GXB_RX_L0p,GXB_REFCLK_L0p / GXB_RX_L0n,GXB_REFCLK_L0n (для Ch5 GXB_RX_L5p,GXB_REFCLK_L5p / GXB_RX_L5n,GXB_REFCLK_L5n.) А почему ? Ведь есть же отдельные REFCLK0Lp / REFCLK0Ln ?
Вот это их "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4" оно только на PCIe распространяется или на любой вид протокола, который захочу сделать ?
Вот это их "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4" оно только на PCIe распространяется или на любой вид протокола, который захочу сделать ?
Цитата(Tue @ Nov 24 2014, 18:24) 
Вот они пишут "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4". То есть хотят, чтобы опорную частоту для трансиверов refclk заводили через GXB_RX_L0p,GXB_REFCLK_L0p / GXB_RX_L0n,GXB_REFCLK_L0n (для Ch5 GXB_RX_L5p,GXB_REFCLK_L5p / GXB_RX_L5n,GXB_REFCLK_L5n.)
А, пардон, на основании чего Вы делаете такой вывод???
Смотрите http://www.altera.com/literature/hb/cyclone-v/cv_53002.pdf, таблицу 2-1.
Эту ссылку видел. Dedicated refclk pin считается самым лучше вариантом. А что тогда означает фраза "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4" ? В этой фразе они под channel что подразумевают ?
Нашел. Ниже таблицы 2-1, которую вы приводите написано: "The dedicated reference clock pins drive the channel PLL in channel 1 or 4 directly"
Нашел. Ниже таблицы 2-1, которую вы приводите написано: "The dedicated reference clock pins drive the channel PLL in channel 1 or 4 directly"
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.