Здравствуйте. Помогите пожалуйста разобраться. Можно ли marvel 88e1111 связать с гигабитным приёмопередатчиком ПЛИС по интерфейсу SGMII без CLK, используя лишь S_IN+- и S_OUT+-. В даташите на микросхему 88e1111 приведён пример интерфейса "SGMII without receive reference clock". Но как тогда MAC (в частности GTP) будет понимать момент прихода данных по последовательному каналу?
В ПЛИС приёмопередатчики объеденены в группы по 4 GTP. На группу используется лишь два вывода для внешней частоты. Следовательно, при подключении к GTP 4 PHY тактировать можно лишь два PHY. А два остаются не тактированные. Как работает "SGMII without receive reference clock" я честно не понял. Спасибо за внимание!

В даташит на 88е1111 упоминается, что S_CLK+- может быть отключён для MAC с поддержкой регенерации

ПЛИС какая?

Можно. ПЛИС и Марвел должны работать на своих опорных тактовых частотах.

А как работает SATA интерфейс? USB3.0? Есть в этих интерфейсах хоть какой-нить Clock?
Как HDD понимает момент прихода данных по SATA? Почитайте и всё поймете "как работает "SGMII without receive reference clock".

P.S. ИМХО браться за GTP без опыта не стоит. Купите отладочную плату с SGMII коннектом и потренируйтесь на кошках.
Вон в 10 метрах от меня товарисчщ припаял к отладке ML605 проводами типа МГТФ Жесткий Диск на 500ГБ и смотрит на саташный коннект под чипоскопом.

Спасибо всем, кто посмотрел тему )))) Я сам разобрался.
В общем, ПЛИС Xilinx (Artixs7 xc7a200tffg1156), на борту 16 гигабитных приёмо передатчика, объеденённых в группы по 4.
Оказывается и в данную ПЛИС и микросхему PHY 88e1111 встроено CDR (clock data recovery). Данная функция и должна отвечать за восстановление частоты принятого сигнала. Как она работает не знаю, сижу разбираюсь. Разберусь, опишу в данной теме ниже. На всякий случай решил на один GTP и 4 PHY (подключаемые к данному GTP) завести общий clock reference в 25 МГц.



Согласен, но и опыта без проб не получится. Запас по времени имеется, да и разобраться хочеться. За совет по работе SATA и USB 3.0 спасибо. Порой очень важно понимать в какую сторону двигаться!

1. 25Мгц на клок GTP маловато - смотрите datasheet.
2. Совсем не обязательно один клок заводить на оба чипа - без опыта огребёте проблем с signal integrity.
3. Русский язык выучить тоже было бы неплохо (особенно "вечные грабли" с употреблением -тся vs -ться).

За ошибки извините, проблем в документах никогда не было. Да и сочинения писал хорошо, без троек. Торопился просто.
P.S. Перечитал свои коментарии. Действительно, глаголы совершенного и несовершенного вида у меня "гуляют" как хотят )))


ПЛИС Xilinx (Artixs7 xc7a200tffg1156)


Целостность сигнала будет обеспечена PLL. Опорная чстота заводиться на PLL, с PLL на 4 микросхемы PHY. По поводу частоты для GTP - спасибо, почитаю. А то сделал бы нерабочую схему.

The TX/RX clocks must be generated on device output but are optional on device input (Clock recovery may be used alternatively).

http://en.wikipedia.org/wiki/Clock_recovery