Если в центральной библиотеке имеется cell, нумерация выводов которого не совпадает с нумерацией выводов в part, библиотеку приходится создавать заново, т.к. после исправления нумерации Cell Editor не дает сохранить корпус, заявляя, что имеется несоответствие с part. Есть ли какие-нибудь другие способы решения данной проблемы?
ЗЫ. Если непонятно, могу выложить пример.

Насколько я понял, когда cell задействован хоть в одном part, изменять его умный менеджер библиотеки не дает. Следовательно, чтобы изменить cell, надо временно отключить его от part. А после правки заново подключить.

Спасибо. Вопрос снимается. Вчера догадался временно исключить проблемный раздел компонентов из путей поиска (Partition Search Paths), после чего менеджер разрешил исправить cell.

Подскажите, пожалуйста, как в EXP2005 под корпусом микросхемы VIA поставить правильно. Ставлю - пишит, что ошибка и удаляет его.

Editor_Control>Routes отключить Use_place_outlines_as_via_obstructs

Поставил ISD2005SP1, и тут ) ...
DC не видит символы моей старой либы, через менеджер либ символы открываются, правда редактор символов узнать не могу.
Как починить?

Скорее всего при открытии ЦБ в первый раз, она запросила установить маршрут проектирования (Flow) и вы механически щелкнули, а первым в списке стоит DxD_ExpeditionPCB, надо было включить второй пункт DC-ExpeditionPCB. Поэтому и редактор символов другой.

Надо создать такой вот транзистор в либе.
Как сейчас делаю, создаю копию патерна (т.к. другие компоненты тоже им пользуются), в редакторе патернов лезу в свойства пинов и присваиваю пины 1=1,2,5,6 3=2 4=3. Как это делать "правильно" (чтоб патерн был всегда один, да и пины правильно нумеровались)?

Если не править CELL, то только рисовать символ компонента с 6 пинами, ведь у пина на символе может быть только один Pin_Number.
Хотя можно и извратиться. Сделать два вентиля:
- первый имеет вид транзистора
- второй не имеет тела символа, только оставшиеся общие пины, расположенные например в одной точке
Тогда разместив оба символа на схеме будем иметь и все номера пинов и CELL править не надо.
Написал и подумал, а почему бы и в первом случает имея 6 пинов, не нарисовать символ транзистора в котором просто пины 1,2,6,5 разместить в одном месте, друг на друга. Получится и вид как надо и CELL не надо править.

А почему Supply Rename не хотите использовать?

В данном случае Supply Rename не даст искомого результата - нужно чтобы номера пинов 1,2,5,6 были видны на схеме. А Supply Rename это возможность глобально заменить имя цепи питания прописанной в PDB на другое в схеме.
Тогда уж лучше использовать Supply Pin, где каждому пину проставляется своя цепь питания

Ну, если нужно, чтобы номера пинов были видны (у транзистора - зачем?), то тогда, конечно, Supply Rename не имеет смысла. А насчет Supply Pin вообще не понял - если номера пинов видны, значит и сами пины присутствуют на схеме - значит их можно подключить к нужной цепи электрической связью. Правда, как это сделать, если они находятся в одной точке, не знаю, не пробовал.

Объясняю:
1. Supply Rename применяют если на данном примере:
- пины 1,2,5,6 на символе не присутствуют, и соответственно их прописали в PDB раздел Supply_NC, где например подключили к GND
2. На схеме выяснилось что эти пины в данном проекте надо подключить к цепи GND1. Тогда и добавляют в схеме на этот символ аттрибут Supply Rename со значением GND=GND1, т.е устанавливая эквивалентность по именам цепей, и все пины 1,2,5,6 подключатся к GND1 и в PDB не надо будет ничего изменять.
3. Что делать если надо переподключить не все пины GND, а только несколько, тогда используют Supply Pin со значением Номер_пина=Имя_Цепи и т.д. в зависимости от вариантов

Если же все пины присутствуют на символе и в схеме соответственно, естественно никаких доп атрибутов не требуется, просто подключаем цепи.

Пины можно соединить не рисуя связи, а просто разместив на пинах атрибут Net_Name (прямо в символе)

Кстати, есть еще вариант - использовать иерархию (если номера пинов не нужно отображать на схеме). Т.е сверху обычный символ транзистора (внутри маленькая подсхемка с символом на 6 ног).

Так ведь я ж об этом и говорил - никакие доп. атрибуты не нужны, если все пины присутствуют на схеме.

Мы делали так - у каждой цепи транзистора по два вывода рядышком. при рисовании схемы подсоединяешь оба. Иналадчику понятнее будет.

Не соображу, как мне сейчас это поправить?

Надо экспериментировать, а у меня пока нет времени. Могу подсказать направления:
1. можно создать новую ЦБ и в нее просто скопировать некоторые поддиректории из старой (которые относятся именно к маршруту DC\DV). Затем пересобрать ЦБ.
2. попробовать сравнить две ЦБ для разных маршрутов и найдя отличия попробовать внести нужные изменения в вашу ЦБ.

Сори за беспокойство по пустякам
Оказалось надо поправить name_lib.cfg строчку KEY FlowType "DX" на DC.


Блин, рано обрадовался
Эта скотина (менеджер либ) взял и сконвертил все символьные либы DC в DX. Ладно хоть старая версия осталась.

Далее, решил я прикрепить к одному компоненту "правильный" патерн 144пин сгенерированный IPC.
Новый патерн содержит 2 дополнительных технологических пина, при попытке заменить патерн теряется соответсвие пинов и названия цепей, это можно как то поправить?
А то мне еще с пяток подобных чипов обновиить надо, в ручную очень муторно, да и ошибусь еще обязательно.

Делаете экспорт нужного компонента в *.txt и вручную его правите. Там все понятно. Потом - импорт. Такой способ работы с библиотеками зачастую удобнее и быстрее, чем через GUI.

Чего-то не пойму, Expedition из 2005SP1 у меня глючит здорово.
Стабильно раз в час да вылетает на ровном месте c
Интересно, у меня одного такая напасть?

Вопрос fill'у. Можно ли каким нибудь образом транслировать схему из DC в AutoCAD или хотя бы в P-CAD?

Как в Expedition PCB добавить на плату падстек и поключить его к цепи?

http://www.megratec.ru/forum/1/?theme=1826&find=AutoCAD



Что за падстек? Добавлять (т.е размещать) можно только законченные объекты, например Via, Mounting_Hole и т.д. Размещают Via через Edit>Place>Via в диалоге можно сразу назначить имя цепи.

Как "правильно" разводить цепи питания?
Напимер надо внутренний пилигон питания соединить с выходом/входом стабилизатора, ест-но одним переходным тут не обойтись, и тут начинается ...
1) изходя из любой заданой топологии на цепь интерактивный роутер все наровит эти дополнительные переходные убрать
2) сделать "правильные" отводы до этих пинов вообще танцы с бубном, наприер к большому пину надо подключить 3 via, в идеале надо делать 3 отростка от самого пина но т.к. число фаноутов больше сотни к этой цепинельзя применить "start" топологию, а MST такие отростки не поощрает.
В итоге приходится как-то шаманским образом создавать эти отростки, иногда до такого доходит что приходится тупо рисовать эти линии в режиме рисования

Вопрос: пин большой и надо подключить через 3 via, так как подключать:
1. через 3 fanout (тогда вопрос куда и как они должны отводиться)
2. через 1 fanout но с 3 via

Для варианта 1 мне нужны уточнения, что и как отводить (лучше всего, пример с точной постановкой задачи).
Вариант 2 теперь легко решаем через Multiple Via.

Снимается галка с "Prevent loops" в "Editor Control - Routes" -> можно понаставить столько виа, сколько хочется, затем их зафиксить (можно вместе с линиями, но их лучше полуфиксить). А вылетает он и у меня с еще большей регулярностью, спасает только автосэйв. Кто-то говорил что экспедишин не любит ATI-шные видеокарточки, время от времени происходит конфликт с ихним драйвером.

Непример, надо соединить помеченные пины на прилагаемом рисунке, токи не малые поэтому соединение нужно большой площадью. Добавляю три переходных соединенных с этой цепью и фиксирую (иначе при малейшей манипуляцией с цепью они похерятся). Соединить их меджу собой надо как на верхнем так и на нижнем слое, без отключения "удаления контуров" такое соединение в принципе не сделать, опять же с постоянно выключенной этой опцией то же не интересно.

Кстати насчет глючности 2005 версии, клиенты не жалуются? У меня просто невозможно глючит, вылетает регулярно нерез несколько минут (пришлось автосейв на 3 минуты поставить), видеокарта действительно ATI, но с 2004 все работало как в танке.

1. Ну и в чем проблема - смотрите видео.
2. Пока не жаловались. По поводу проблем с карточками действительно в базе есть несколько уже зарегестрированных проблемных:
Here are the cards that have exhibited problems in the past:
ATI Rage
ATI Fire GL8800
Nvidia TNT models
Diamond Video cards (Viper specifically)
Some onboard cards

Known problems:

"Nvidia Quadro FX1300 graphics adapter" on a dual LCD Dell system
"VISIONTEK Xtasy 9200 SE video card (aka ATI Radeon 9200)" on a dual LCD Dell system.

Действительно, MVO рулез поделитесь плиз образцом его конфига.
Забавно, моя видюха акурат 9200 SE

А спуститься на несколько строчек ниже в http://electronix.ru/forum/index.php?showtopic=22715 и скачать проект, на котором сделано мое видео, трудно?

такой вот вопрос вдруг возник: как определить rule area, если я использую CES и меню"Net Classes and Clearances" у меня в экспедишне нет.
и еще, что означает, когда после разводки диф пар остаются связи между пинами?

1. В CES также поддерживаются Rule_Area, смотрите видео http://www.megratec.ru/download/163/168/

Отображение основных настроек и разделов системы задания ограничений (CES) - там показано 5 схем правил

Создание области правил в посадочном месте (CELL) и синхронизация имен правил при установке посадочного места на плате - применение одного из правил в ячейке и на плате.

2. Скорее всего в Display_Control включена галочка Ordered&Routed_Nets (Трассированные Цепи с правилами)

Скажите, можно как-то настроить трассировку дифпар, чтобы при подходе к элементу они сближались до шага между выводами? То есть не меняя величину зазора в дифпаре

Создайте Rule Area вокруг компонента в котором установите нужный зазор в паре равный шагу между выводами. Соответственно как только диф. пара попадет в Rule Area цепи пары сблизятся до этого зазора. Подобное видно в видео.
http://megratec.ru/data/ftp/demo_video_2006/19_DiffRoute.rar

Спасибо Fill, Вы наш добрый фей

В WG есть два типа примитивов, описывающих контуры платы Board Outline и Manufacturing Outline. Если я правильно понимаю, Board Outline описывает габариты платы, а назначение Manufacturing Outline не понятно. Пытался рисовать одну линию поверх другой, но в этом случае при передаче в FabLink система ругается, что не вся информация нахдится в пределах Manufacturing Outline. А с другой стороны, когда я рисую прямоугольник Manufacturing Outline больше прямоугольника Board Outline, то в FabLink расстояние между платами считается по Manufacturing Outline.
Вопрос, как правильно описывать габариты платы этими типами примитивов.
Смотрел тренинги, там действительно Manufacturing Outline отстоит огабарита платы на 0,0254 мм. Но тогда этот размер нужно учитывать при матрицировании плат в FabLink, что очень не удобно.

Manufacturing Outline это линия используемая в FabLink для отслеживания зазоров между платами на панели. Внутри самого ExpeditionPCB она хоть и автоматически создается, но не используется при работе. Скорее всего ругается потому что есть где-то элемент выходящий за пределы Manufacturing Outline. Во всяком случае у меня Manufacturing Outline сделана копированием Board Outline и FabLink не ругается.

Таким элементом и является линия Board Outline.

Проделал эксперемент. Создал новый проект. Поместил в центр платы два конденсатора (за пределы платы ничего не выступает) Автоматом линия Manufacturing Outline создается, но с отступом от Board Outline на 0.0254 мм. Как только обе линии совмещаю, FabLink начинает ругаться. После этого Manufacturing Outline не торгаю, а Board Outline смещаю на 0,001 мм внутрь платы и FabLink при размещении матрицы не ругается. Но при этом, когда задается расстояние между платами надо учитывать, что это не расстояние между габаритами плат, а расстояние между Manufacturing Outline.

Да согласен, поторопился с предыдущим ответом. У меня они тоже немного отличаются по габаритам (визуально это не заметно за счет толщины Board Outline).
В базе нашел следующий ответ.
Symptoms
What is the Manufacturing Outline?
Solutions
The Manufacturing Outline is used when placing a Expedition PCB design into Fablink XE. If the Manufacturing Outline does not exist, only elements within the Board Outline will be imported into Fablink XE. If items such as text, graphics, and/or contours, which are outside the Board Outline, wish to be imported, they need to be enclosed within the Manufacturing Outline. The Manufacturing Outline can also be used for DRC checks between PCB designs within a Fablink XE panel.

Т.е получается что эту линию специально изобрели, чтобы управлять процессом передачи информации из платы. Чтобы можно было на панель включить и элементы находящиеся вне контура платы.

Получается, что сделать матрицу плат с нулевым зазором между платами я не смогу. (Отрицательные зазоры не допускаются)

Так они с нулевым и не могут быть, насколько я понимаю, ведь при резке плат из панели получится что край какой-то из плат придется тогда подрезать. Резак ведь не нулевой толщины. Или как? Я в тонкостях создания и резки панелей пока не разбирался, так что интересно было бы понять поподробней.

Если использовать разделение плат способом V-Groove, то платы можно располагать на панели без зазоров.

помогите сделать tune группы диф пар с последовательными резисторами. CES некоторые из них сделал единой цепью, а некоторые не захотел. Как теперь согласовывать общую длину пар?

Ну тюн у Экспедишена диф пар мягкоговоря кривоватый. Пришлось делать руками. Но очень помогает рукам. Мы нашли как Экпу объяснить равенство цепей через формулы, но может fill раскажет как это сделать. А по поводу соединения в цепь все нормально. Посмотри здесь в конфе. fill хорошо указывает как сделать так чтобы это работало.

спасибо, формулы помогли. Но tune не хочет настраивать, видно места для некоторых пар не хватает. Можно ли отключить глосс для диф пар, чтоб при разводке они не липли друг к другу? Или как быстро зафиксировать протянутый кусок?

Мы тоже столкнулись с обеими проблемами. Решение:
1 Тюном не польземся.
2 Часто используем режим выключенного DRC

Если я хочу переименовать две цепи питания в компоненте, какой должен быть синтаксис атрибута Supply Rename?
GND=GNDD VCC=+5V
или
GND=GNDD;VCC=+5V
или какой-то еще?

Два раза аттрибут Supply Rename, т.е для каждого переименования свой.
GND=GNDD
VCC=+5V

Part Editor не позволяет поставить два раза атрибут Supply Rename. Как грамотно поступить - в Property Definition Editor установить для Supply Rename Instances Allowed в Multiple или экспортировать партицию PDB в *txt, исправить и импортировать обратно?