Dcs стандартный набор схем, с этим понятно всё.
меня интересует моя схема, которую я не сохранял, но при открыти проекта на одном компе она подтягивается, на другом нет.


upd + сохранение схемы, не сохраняет отмеченные галки, цвета цепей и прочий DisplayControl контент. Где то ш хранит всё.

Не только стандартный. Я копирую туда свой набор и больше никаких проблем с цветами не имею.

У меня несколько другой подход - если я не сохранил цветовую схему, значит, она меня не интересует. Так что здесь ничего не подскажу, извините.

Странно, у меня в пределах одного проекта всё сохраняется.

да оно в проекте и хранится, подозреваю, но почему ментор подхватывает дефолтовые (нульцевые) настройки, не понятно...

По крайней мере, в Exp2005 точно хранилось в Graphics Settings.hkp

Почему у вас не получается сложно сказать.
Попробуйте его удалить совсем, поменять чтото в галочках и посмотрите что получится.
Единственное что надо сделать - обязательно закрыть и снова открыть файл платы, возможно даже и сам Expedition.

дома всё ок.
попробовал сейчас сделать сейв схемы и закинуть на рабочий комп.
рабочий комп: (проект открылся с теми же проблемами, т.е. всё с ноля)

При попытке загрузить мою только что созданную на домашнем компе лок.схему на рабочем компе выдаёт :
Warning: Unable to parse "P:\..\PCB\Config\bf.dcs" missing keywords or invalid format detected.
Warning: Unable to load scheme, "Loc: bf".

upd. походу нашёл проблему. дома 7.9.1, на работе 7.9.0. Если так, то посыпаю голову пеплом...

Подскажите, пожалуйста, как в report writer сгенерить центры компонентов, если оригин сделан на вывод 1

Вообще-то такие вопросы обычно решают в программах подготовки к производству. Тот же менторовский CAMCAD_Professional имеет специальные команды (типа Generate Component Centroid) для автоматического формирования центров компонентов по указываемым критериям.

Ну в pcb technology об этом не знают, попросили сделать, вот и думаю как

Подскажите, пожалуйста, есть ли текстовая команда для частичного выделения цепи?

Поясню что я имею в виду. Если работать мышкой, то дабл-клик по цепи выделяет только ту часть цепи которая находится между разветвлениями, а тройной клик выделяет всю цепь. Тройному клику соответствует команда меню Edit->Add to Select Set->Partly Selected Nets.
Имеется ли аналогичная команда для дабл-клика?
Иногда очень нужно, и приходится с зажатым Ctrl дабл-кликать по цепям вместо того чтобы выделить все нужные цепи и нажать "забинденную" команду...

Я же указал уже путь:

File>Export>CCZ
Открываем полученный файл *.cce в CAMCAD_Professional (из версии CCASM1.4)
File>Open>CCZ\CC
Tools>PCB>Data_Doctor закладка Centriod в колонке Metod выбираем метод построения
Reports>Spreadsheet>Components получаем файл *csv где есть колонки:
Refdes
Device/Type
Partnumber
Geometry
GridLocation
X
Y
Mirror
Rotation
SMD/THRU
PinCount
CentroidX
CentroidY
LOADED

2005.1
проект. есть псб есть схема. В схему вносится пару элементов. Делаю ФА, и компоновка в псб рассыпается.
Instance name элементов которые не меняются, не изменился. Почему слетает в псб?

СПАСИБО!

Вопрос по Report Writer. У cell есть два оригина - cell и assembling. Который выводится в report writer, а какой определяет координаты компонентов в expedition?

Выводится и тот и другой.
TComp - начало координат ячейки, - точка координат компонентов в Exp.
TCompManufOrigin - начала координат Assemly

Спасибо, библиотеку похоже я не так сделал. Надо было assembly origin по центру корпуса делать (:

Судя по всему с этим никто не сталкивался.
Релиз слишком древний чтобы тратить время на разборки с ним.

Подскажите пожалуйста есть ли возможность изменить кол-во слоев в данных уже готового cell? Вопрос возник в связи с тем, что после импорта PTH компонента из LPW в нем присутствуют только два слоя, мне же нужно чтобы был также и 3-й - Inner Layer. версия пакета - 7.9

В Cell_Editor меню Setup > Setup Parameters > General ввести новое кол-во и нажать Remap Layers

при апгрейде проекта в DC 2007.1 вылетает системное окно, при нажатии close the program предлагает сделать апгрейд снова
Design has 263 flat nets.
Compiler finished, no errors found.

--------------------------------------------------------------
Project Upgrade Failed


Почему вылетает ошибка?

Винда7х64
Может кто сталкивался с таким has stopped working. Причём бывает вылетает подобное и при других ситуациях при работе с DC (2007/7.9.2)
Что то системное, куда копать?

EE7.9 upd 4; Library Manager глюк

Редактирую символ (меняю имена пинов), при сохранении вижу окошко "Symbol bla-bla has mapped parts. Do you want to overrite?"

Я кликаю "Yes"

Закрыл- открыл библиотеку. (И по колесу пинал, и зеркало протирал - не заводится..)

Открываю Part-> Edit -> Pin Mappig и вижу, что в Part в окне Gate имена пинов - не редактированные.

Перестало работать - вроде бы работало - как для одногейтовых (один symbol - один part), так и для сложных Part , состоящих из n Symbols;
(одинаково для 1<n<13)
Подумал - повспоминал: а может я не прав, просто забыл - и всегда после изменения необходимо в Part удалить символ - добавить символ, чтобы Part перепаковалась?

Все составные Symbol - имеют аттрибут Composite; не имеют аттрибута Hetero.

Для проверки, что глючит - конкретная либа или EE7.9:

Создан новую либу, в ней - new_partition, в нее скопировал из старой (2 года не юзал) рабочей либы part;

В созданной либе открыл символ, поменял имя пина - "Symbol bla-bla has mapped parts. Do you want to overrite?" -> "Yes"

Глюк остался: Открываю Part-> Edit -> Pin Mappig и вижу, что в Part в окне Gate имя пина - не редактированное.

Получается - глючит EE7.9 ?

Переключился на EE7.9.3, при ПОПЫТКЕ редактирования имени пина в символе, уже подключенном к part , после изменения имени пина, после нажатия "Enter"- еще интереснее:

"cannot edit ports - symbol has frozen interface"

Symbol, не подключенный к part - редактируй сколько хочешь.

Слово "frozen" в help встречается лишь однажды - и то для DC-DV...



Подскажите,плз, куда пнуть или где читать - все кроме переустановить EE7.9....

В LM меню Tools > Modify Cell & Symbol Pins применять не пробовали?

Спасибо, Александр,

я был уверен - есть нужный инструмент, надо только знать где искать :-)

То, что нужно: Tools > Modify Cell & Symbol Pins редактирует одновременно имена пинов и в symbol, и в part.

Остается слегка поправить графику в symbol.

Здравствуйте!

Поставил на новый компьютер EE7.9.2 - если на прежнем компьютере все установилось без проблем, то теперь не запускается Expedition - появляется ошибка. Причем DxDesigner и Library Manager работают нормально. Подскажите, пожалуйста, как с этим бороться.

Купить лицензию? И тогда уже задавать такие вопросы официальному представителю MG в России...

Прошу прощения за беспокойство. Проблема решилась повторной установкой.

Изменение имени пина EE7.9: новая беда, теперь в DxD.

После LM меню Tools > Modify Cell & Symbol Pins - в part, "LM Part Edit" - видно, что упакована секция с новыми именами пинов.

Перехожу в Dxd, Update symbol - на схеме символ с новыми именами.

Но в DxD - не упаковывается, даже с опциями : "Repackage all Symbols", "Delete local data, then rebuild all local library data"
"Update PDB properties on symbol" - и включал, и выключал.

Утверждает, что в локальной PDB - символ со старым именем пина, и потому - ошибка и вылет из упаковки.

Как заставить DxD сначала обновить локальную PDB DxD, а уже потом упаковывать?
PCB еще нет.

У меня в Exp при выполнении прямой аннотации с опцией "Delete local data; then rebuild all local library data" - переделывает PDB и Cell.
В конце концов есть же простой способ начать "с чистого листа":
- создать новый проект
- скопировать схему из этого в новый (в навигаторе выбрать заголовок схемы и ПКМ>Copy, далее открыть новый и ПКМ>Paste)
- т.е. в новом проекте получите такую же упакованную схему, но без локальной библиотеки

Еще вариант - папке проекта есть папка Integration - по идее если ее удалить, то удалиться и ЛБ.

Использование LM меню Tools > Modify Cell & Symbol Pins:

оказалось, что причина была в ошибке при использовании "LM меню Tools > Modify Cell & Symbol Pins"

Изменил имена пинов в "LM меню Tools > Modify Cell & Symbol Pins", при сохранении получил предупреждение что будут изменены symbol and part;
Не проходит упаковка в DxD.
После расследования оказалось, что имена в symbol и part - не совпадают !!!
Как я такого добился - не понял, вроде бы после Modify Cell & Symbol Pins в символе редактировал только графику...

Еще раз отредактировал имена пинов в "LM меню Tools > Modify Cell & Symbol Pins" - все совпадает, DxD упаковка успешно.

Александр, спасибо еще раз, и еще вопрос,

о LocalPDB:

в EE7.9 и старше - из LocalPartsDB.pdb проекта осталась возможность получить библиотеку проекта, подсунув ее в пустую библиотеку?

Никогда не пробовал такого ибо есть же стандартный способ - импорт компонентов\ячеек\падстеков из pcb через Library_Services.
В диалоге импорта можно менять расширение - вместо .lmc выбрать .pcb и напрямую обратиться к любой плате.

А можно поподробнее, ибо у меня точно такая же ошибка появилась при смене версии.

Сорри, если где то был вопрос, не нашел...

А как, находясь в pcb, поменять пару эквивалентных гейтов не внутри одного парта, а между разными партами - например махнуть местами пару резисторов между двумя разными резисторными сборками?

Никак.

без проблем
в CES_Part_стань на сборку и в Define_Discrete_Pin_Paers установит Start & End Pin

возможно не совсем корректно ответил на вопрос
сейчас покапался в своей свалке FAQ и нашел, что у fill на сайте есть фильм Swap_part_gates

В режиме разводки тыкаете в ногу одного из гейтов, потом жмёте Swap Gates, а затем -- F2. Открывается окошко Gate Swap. В нём по умолчанию выбрано Individual Gates, а надо выбрать Symbol Gate Groups. После этого можно будет переставлять между разными корпусами.

Пы.Сы. У меня сходу это дело не заработало почему-то, но дело уже ночью было, и я просто лёг спать. На следующий день опять запустил Expedition -- и всё заработало. Может, просто что-то не то делал с сонными глазами, а может, какой-нибудь глюк был, требовавший перезагрузки САПР...

Да, спасибо, это то, о чем я спрашивал, но пока тоже почему-то не работает (выделяет как положено, дает кликнуть и выбрать гейт в другом парте, а потом в конце Swap Gate failed) Тоже видимо до завтра надо отложить

А как избавиться от термобарьера для MVO?

в доке написано:
Multiple via objects connect to planes by multiple via object pads represented by conductive shapes with no tie legs or thermal reliefs.

Но либо я где-то что-то недопонимаю, либо....
Нажмите для просмотра прикрепленного файла

UPDATE: Вопрос снят, ПКМ->Place Thermal Override почему-то не сработал с первого раза...

Посоветуйте, как описать в CES:

Есть много слоев.

Как задать разрешенные слои для целой цепи - очевидно.

Как задать разные разрешенные слои для разных "pin pairs" одной и той же цепи?


Есть цепь, разводка - цепочка (DDR3 addr/cntl), цепочка имеет разбивки на "pin pairs" (для выравнивания длин в pin pairs по формуле). Будет использоваться как template для группы цепей.

Как задать для этой цепи (и соответственно для template):
Первые "pin pairs" - идет в 1-м наборе разрешенных слоев, (например L2<->L14)
Участок короткий и высокая плотность цепей - на нем можно пренебречь взаимонаводками, поэтому используются все слои.

Дальше - длинный отрезок, для прочих наборов pin pairs - во 2-м наборе нужно использовать только L3,L6,L13 - разделенные полигонами.

Я извиняюсь, а зачем нужны формулы при этом? Точнее, как выглядит эта формула? Если я правильно понял, то надо выровнять группу данных, DM и DQS? Разве не достаточно задать простое условие без формулы для этого?

Vitan,
Вы правы; формула этто я перегнул.
Вся формула - это лишь Pin pair: Cpu pin - DDR chip (N) pin= Variable_N+/-(допуск)

Не придумывается как для линии адреса от CPU до первого чипа разрешить трассировку во всех слоях, а после переходного на перый чип , далее-только в 3-х

через Rule Aria

С Rule Area все понятно, но как бы обойтись без рисования дополнительных rule area, коих и так хватает...

Хотелоь бы только написания правил в Schemes, где используются уровни детализации цепей "net class" и "net"; но нет "pin pair".

Казалось логичным использование в Scheme тех же уровней детализации цепей, что и в "Constraint Classes" : Net class->Net->Pin Pair

Но вот как в Scheme воткнуть pin pair - не знаю.

Написал что с Rule Area все понятно - оказалось все непонятно!

EE.7.9.3 update 6

Создано несколько Scheme; но в любой Scheme, кроме Master, - колонка Route серого цвета и чекбоксы для слоев во всех Scheme, кроме Master - нередактируемы.

Если в схеме Master ставлю checked на все слои, или ставлю галку на конкретный слой - то эти изменения повторяются во всех остальных Scheme!!

Вопрос -как редактировать колонку Route для произвольной Scheme? То есть создать для Scheme (и соответственно Rule Area) набор уникальный Route layers, отличный от Master?

Проблема похоже начинается в CES->Edit->Constraint Definition;

Page=Trace&Via properties;

Выбираю Constraint = Route

В Level вижу чекбоксы: Scheme, Layer, Net

Чекбокс Scheme - пустой.

И уже здесь (в Level) ничего не могу изменить -чекбоксы не меняются.




Это поведение совпадает с тем, что написано в CES User's Guide, page 150:

Rule: When specifying layers to route, you must do so in the (Master) scheme.


И это все, что относится к колонке "Route" в CES User's Guide, Chapter 6, Rule-Area Scheme Creation


Иначе, как запрет через Scheme (Rule Area) задавать уникальные наборы слоев для разводки,

я трактовать "Rule: When specifying layers to route, you must do so in the (Master) scheme." не могу.


И что делать?

Почему когда заходишь из Expedition в part/pin mapping/preview схемный символ не отображается? Когда открываешь из библиотеки, то все нормально.
Нажмите для просмотра прикрепленного файла

Совершенно тупой вопрос.

А почему "thermal override" (ПКМ на пине -> Place thermal override) не работает для негативных плейн-слоев, и даже там в списке их нет? И почему для них же не работает галка "Use thermal definition from padstack" в описании класса плейна (точнее как бы всегда работает, независимо от ее состояния)?

Короче - как для отдельно взятого пина, у которого в падстаке указан термал, сделать так, чтобы он подключался к негативному плейну по-другому, например сплошным подсоединением (buried)? При этом не трогая ни либу (убийство термала в падстаке не рассматривается, как и изготовление отдельно взятого целла специально под конкретную разводку).

С обычными, позитивнымы плейнами таких проблем нет.

И второй вопрос, еще тупее первого....

А то, что вывод в NC-Drill перед тем, как записать файлы, стирает ВСЁ в директории, куда заказан вывод, ничего не спрашивая, это глюк или фича? В общем осторожно - грабли - можно неожиданно потерять содержимое целой директории! Был нежданно этим поражен, сделав вывод в ту же папку, что и герберы.

тут не понял в чем проблема.
да стирает файлы в папке герберов,

но по умолчанию сохраняет гербера в PCB\Output\Gerber\ , а сверловку в PCB\Output\NCDrill\

Проблема в том, что я сменил место "умолчания", чтобы записать вывод куда мне надо, а не куда ей надо. И она стерла то, что ее совсем не касалось, даже не предупредив об этом. Хорошо что архив был - там лежала еще и другая документация, в единственном числе. Короче, "хотел как лучше, а получилось как всегда (с)" - хотел минимизировать потом копирования файлов, сразу экспортируя куда следует.

Или по-Вашему это нормально, что делаете где то "Save As" куда-то, и в результате оно в этом "куда-то" стирает все нафиг не предупредив?

Создайте копию падстека в локальной библиотеке (Setup>Padstack_Editor), в котором в строке Plane_thermal установите (Buried_thermal).
Выберите нужный пин и через Edit>Modify>Padstack_Processor замените падстек у выбранного пина на тот у которого (Buried_thermal).

Мне кто нибудь ответит?
http://electronix.ru/forum/index.php?s=&am...t&p=1116441