Route>Assign_Net_Name

Спасибо. Вопрос с переименованием снимаю - дошло до самого. В режиме рисования выделить все, что надо, и в свойствах поменять (а не в режиме трассировки).

Нажмите для просмотра прикрепленного файла

Такой вопрос, в одном проекте 2 боарда, нужно сделать 2 платы Exp, как сделать так что бы эти 2 платы делали 2 разных человека одновременно (каждый свою плату). Сейчас может работать только один человек, для второго "только чтение".

По идее если в проекте две схемы и две платы, они должны открываться независимо. Но если не открываются, можно обойти это условие. Есть же функция Xtreme разводки плат одновременно несколькими пользователями. Каждому пользователю отводится Sandbox, и внутри него он работает независимо от других. У Вас будет Sandbox размером с плату

А как его включить или где почитать про этот Xtreme и Sandbox?

В документашке естественно Смотрите прикрепленный файл.

DxD меню Setup>Settings>Prolect галочка Enable_concurrent_design
перед этим надо инсталлировать\запустить серверный процесс RSCM Server на машине которая будет обслуживать одновременную работу. Прочитайте "Concurrent Design Administrator’s
Guide"

Спасибо ребята, разобрались, теперь теперь оба делают свою работу одновременно, причем каждый видит что делает другой

Добрый день.
Кто-нибудь занимался назначением горячих кнопок? Можно ли забиндить команды которых нет в меню?
Для тех, которые там есть, всё получилось, а вот кнопка "Draw mode" присутвует только на панели, и назначить не удается.

2 All
Вводные: DxD-Exp7.9.5, элемент OpAmp x4 MC3303.
Прошу помочь. Вопрос про hetero тип 2. В Инфо Хаб написано, что требуется модифицировать файл *.cfg. Согласно приведенному примеру изменяю expedition.cfg, но при упаковке схемы получаю в окне Output :

PDB ERROR: The mapping of gates in the Component section
resulted in a gate composed completely of common pins.
That is, all of its pin numbers were found more than once
in the Component section. Such a gate is superfluous and
illegal and must be removed by correcting the Parts DataBase.

Понимаю, что мапинг не проканал. Плиз подскажите как правильно сделать. Никогда раньше не создавал такого типа гетеро компоненты. Буду крайне признателен всем откликнувшимся.

Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла

У меня тоже ни разу не получилось скомбинировать два символа в одной детали. Делаю две детали. Одна с гейтами, другая без.
До маразма доходит, разъем смотрит влево, смотрит вправо. Две детали. Приходится с девочками конфликтовать, пояснять, почему лишняя двойка в партномере на конце.
Но там как, один символ, один набор пинов. Если пинов 12, и в символе 12, все уже не прокатит. Второму символу на 12 пинов свои 12 подай.
Если есть способ как сделать деталь с двумя символами внутри на один и тот же набор пинов..

не знал про "hetero тип 2"
я как то делаю по другому пути

картинки тестового примерчика

2 Frederic
Всё правильно, если в атрибутах этих двух символов присутствует Hetero=Amplifer12,Amplifer22 , то это классический пример использования HETERO type I. Это действительно работает, но гейт с пинами питания будет всегда с одними и теми же пин нумбер. При HETERO type II (Hetero=Amplifer12,(Amplifer22)) в идеале должна появиться возможность выбирать любой из гейтов в качестве символа с пинами питания. В PCB Interfaces User`s Guide рассмотрен пример исправления конфигурационного файла, но после исправления ничего не изменилось, ошибка при упаковке осталась. И маппирование проходит как-то криво. Получается, что символ без пинов питания остаётся вообще без таковых т.к. атрибут SIGNAL=GND;*** и VCC;*** как я понимаю из его состава также необходимо изъять иначе в окне маппинга каша получается. В общем одни вопросы...

Может мы не понимаем друг друга. Я написал о том, что скажем есть логика на 14 пинов.
Ее можно представить как символ гейта без пинов питания, на скажем 3 пина, и тогда в деталь вбивается символ гейта на 4 комплекта пинов по 3 пина
А можно представить как символ микросхемы в целом на все 14 пинов.
В предыдущем посте мной было написано, что у меня не получилось совместить эти два символа внутри одной детали.
В Вашем ответе нет второго символа на все пины, также как и на картинке, или я чего то не понимаю.

типа этого ?

возможно выбирать как по одному гейту в разные места схемы так и полным символом

Да точно, я именно об этом написал. Мож видео там или последовательность действий, что надо делать. Дайте подсказки. Спасибо.

видео нет и делать не умею
а подсказки все есть на картинках, посмотри внимательно и спокойно проанализируй

во время упаковки после выбора символа с 2-мя ногами - указываешь 6 слотов
затем делаешь новый символ (кнопка New) - для него выбираешь полный символ со всеми контактами, соответственно число слот = 1
а далее руками прописываешь всю инфу

Вот в этом документе - dxdesigner_wkb_2004_rus.pdf, начиная с 212 страницы про все виды Hetero на Русском языке разобрано. Ваш 4-ым типом будет. Скачать можно здесь.

чем качать 2гига, проще у fill скачать "Тренинг по схемотехническому редактору DxDesigner" размером 26м или только сам pdf размером 7,5м
у меня документ датирован июнем 2006г

господи как время бежит

Ага, спасибо, по ссылке не стал скачивать почти 1.8Gb ненужной информации, нашел у себя ранее скачаные с сайта Megratec тренинги за 2004 год, там и лабы и эта книжка. Придется еще потестировать этот метод, чтоб не вылезло ничего в проекте, но все равно за наводку спасибо. Может пригодится...

Это же торрент и у него внутри не архив и не iso, можно выборочно скачивать только нужное.
По делу, ещё о каких-нибудь доках (кроме штатного хэлпа) на данную тему кто-то знает и если да то может поделиться ?!?

Беглый взгляд по архиву на торренте показал, что там практически все, что есть у fill на сайте. Удивительно, слили практически все обучающие материалы и даже больше. Лет 8 назад тренинги от Ментор было не достать, охранялось как промышленный секрет. Сейчас доступно все, даже обучалка по Modelsim.

да наверно кроме штатного и то что делает fill скорее всего не будет
если только не заказать повышение квалификации прямо на менторе

2 Frederic
Не понимаю в PCB Interfaces User's Guide говориться, что все символы составляющие гетеро компонент должны содержать атрибут Signal.
Нажмите для просмотра прикрепленного файла
В то же время в демо библе идущей в комплекте с dxdesigner_wkb_2004_rus.pdf есть посвящённые этой теме символы 74ls00p и 74ls00np, но атрибута signal я в них не усматриваю.
Нажмите для просмотра прикрепленного файла Нажмите для просмотра прикрепленного файла
Если включить дедукцию, то вроде бы ясно, что атрибуту signal в hetero type II не место. Так как гейты с таким атрибутом при постановке в схему начнут искать глобальные net с прописанными в signal именами. А оно нам надо? Вся гибкость теряется.
Вынас моска однако.

Здравствуйте. Кто-нибудь знает, в DxD есть возможность посмотреть свойства цепи (net) (откуда куда идет, к каким пинам подключается и тд)?

Из DxD вызываете CES, включаете CossProbe и Filters=> All.
Далее выделяете цепь на схеме и смотрите в CES в разделе Constraints к каким пинам идет цепь.

Спасибо.
т.е. просматривать цепи как в PCAD нельзя?

Добрый день. Если Вам требуется всего лишь подсветить цепь в схематике, то раскройте в навигаторе дерево проекта борд->схема->цепи и выделите искомую net. Все сегменты этой цепи высветятся на схеме. Не знаю правильно ли я Ваш вопрос понял.

2 Frederic

Наведите пжлст на ссылочку. Прошерстил весь форум, но не обнаружил. У меня есть этот тренинг, но похоже покалеченный.

В данном торенте. лежит тот самый тренинг целый, специально проверил, общий вес 26Mb на три файла, а сам документ как правильно сказали 7.5Mb

2 centimeter
Мерсис. Не внимателен я...

Спасибо. Полностью разобрался с данным вопросом.

1. DxD с может работать по двум маршрутам:
DxD---iCDB---Exp
DxD---netlist---Exp
При этом используются разные упаковщики и разные правила рисования компонента.
2. В указанном документе описан старый вариант работы (DxD---netlist---Exp)
Есть более новый "Новый тренинг DxDesigner для ExpeditionPCB 2007" где описывается вариант DxD---iCDB---Exp, по которому работает и Федор, т.к. прописывает все внутри PDB в ЦБ а не через атрибуты символа на схеме. В данном варианте работы нет никаких атрибутов Signal, HETERO и т.п.




ЦБ C:\MentorGraphics\7.9.5EE\SDD_HOME\standard\examples\SampleLib2007
как пример компонент 74AC245-SMD (DIP).
Последоваттельность:
импортировать маленький символ выбрав создание 8 gate - Create_new_gate_information=включена и Number_of_slots_in_the_component=8
импортировать cell
установить мапирование в таблице
затем импортировать большой отключив галку Create_new_gate_information

Прошу прощения, если уже обсуждалось, но просмотрел все про Reuse_Block и не нашел аналогичного вопроса.

Exp 7.9.2 DC/DV Central Lib CES маршрут, WinXP.

Исользовал Reuse_Block. Элемент имеет полигон (плоскость) питания. Все цепи разведены.

При установке в схему, авторазводка проводит проводники через залитую плоскость питания. При установке Route Obstruct пропадает заливка и проводники, принадлежащие Reuse_Block ТОЖЕ (вообще, странно).

Как пресечь авторазводку в области, но при этом сохранить заливку плоскостей и провденные вручную проводники?
Или - как зафиксировать проводники и плоскости, залитые в Reuse Block, чтобы дальнейшая авторазводка не портила Reuse_Block?

Пока ничего умнее, чем разводить все вручную не могу придумать. Еще есть идея поставить Route Obstruct, потом дать авторазводку, потом стереть эти области Route_Obstruct, или поменять их тип на No Via.

Кстати, маршрут с DxD в последних версиях (7.9.5) работает полностью с Reuse_Block (хотя бы как DC/DV)?

2 Fill

Спасибо за ответ, но как так получатся, что в инфо хаб из состава EE7.9.5 находятся устаревшие данные относящиеся к маршруту net-листа? Это ведь Экспедишн и тут давно уже всё через iCDB работает... Как-то всё запутано. С увеличительным стеклом просмотрел документы из состава указанного Вами тренинга, но нужной инфы не нашёл.

Здравствуйте. В DxD можно настроить порядок следования листов в схеме проекта? У меня получается так: В середине проекта есть лист, на котором используются reuse block. И при выводе проекта на печать в середину попадают 10 листов абсолютно одинаковых схем reuse block а потом идут оставшиеся листы схемы. Это конечно не смертельно, но как-то не удобно.

стать на лист и ПКМ, выбрать что надо
или Ctrl+U или D

1. Устаревшие не значит не применяемые. При создании нового проекта можно выбрать как шаблон из группы шаблонов expedition, так и из netlist. Этим и определяется дальнейшая последовательность действий. Проект нетлист можно настроить для работы с другими топологическими редакторами. iCDB проект работает только с ExpeditionPCB.
File>Import>Netlist_project дает возможность перевести нетлист проект в прямой (iCDB) проект - обратное не возможно.
2. Что конкретно не понятно? Желательно с примером.

Добрый вечер. Ещё раз спасибо за ответы. Ну а какой пример, просто я хотел реализовать компанент, который по "старым" понятиям представлял из себя то что называлось hetero type II. А именно счетверённый операционник любой из 4-х гейтов которого при постановке в схему можно было выбрать с пинами питания. Беда в том, что у меня никак не получается смапировать его. В первом типе всё понятно там один символ имеет пины питания и всего один гейт, плюс три гейта символа без пинов питания. То есть сумма пинов всех гейтов равна 14, что абсолютно удовлетворяет требованиям мапирования. А как быть в случае hetero type II? В таком компаненте при мапировании, если я правильно понимаю, должны включаться два символа каждый по 4-е гейта с пинами питания и без них. У меня такой кентавр никак не получается. Печалька. Так-то я уже смирился и пошёл по пути тип 1.

Спасибо.

1. Не пробовал, но в теории такой вариант возможен только без наличия компонентов (PDB) в ЦБ, т.е. при варианте работы через нетлист его упаковщик генерирует как нетлист так и файл pdb.hkp который содержит все компоненты сделанные по данным схемы. Этот файл надо импортировать в плату перед выполнением прямой аннотации.
2. В случае работы через ЦБ, т.е. нормальный вариант работы DxD--iCDB--Exp (шаблон expedition). На символах не нужны никакие атрибуты (все что написано у вас на символах это теперь лишняя, не нужная доп. работа)- вся информация об упаковке (используется упаковщик Package) берется из соответствующих PDB из ЦБ по атрибуту Part Number.
В PDB может быть только след. варианты реализации:
а) 4 слота по 3 пина и 2 пина питания в секции Supply_NC
б) 4 слота по 5 пинов
в) 3 слота по 3 пина и 1 слот по 5 пинов
с) смешанный вариант - 4 слота по 5 пинов + большой символ покрывающий 4 слота
такой же вариант с 4 слота по 3 пина и 2 пина питания в секции Supply_NC + большой символ покрывающий 4 слота
такой же вариант 3 слота по 3 пина и 1 слот по 5 пино + большой символ покрывающий 4 слота
Ну и естественно в любой из вариантов можно еще импортировать (без создания gates) еще и другие варианты графического исполнения символов, но при этом кол-во пинов у них должно совпадать с исходными мапированными символами.

2 Fill
Что-то подобное я себе и представлял . Спасибо, вопрос снят.
Нажмите для просмотра прикрепленного файла

Мне удалось подавить авторазводку - сначала установив Obstruct None, сделав ручную разводку, потом включив Obstruct Trace и включив авторазводку.

При этом пришлось редактировать Reuse Block.

Я наблюдаю следующее - чтобы отредактировать Reuse Block нужно снять с него статус Verified, потом редактировать. Если просто выбрать редактирование, то в Expedition не работает Forward Annotation.

Если же сначала снять галку Verified, сделать блок Unverify, а потом выбрать Verify Block, то тогда при редактировании работает Forward Annotation.

А зачем нужно Forward Annotation при изменении топологии блока?

Дело в том, что при попытке записать reuse блок (даже не внося никаких изменений) - то происходит ошибка:

Error: The CDB contains instance data. Please absorb data into the schematic,
recompile the schematic, run Forward Annotation, and Save.

Поэтому приходится идти в DC/DV, и там выбирать Edit -> Delete Instance Data -> Design, после этого делать pack,
Forward Annotation в expedition, и после этого - можно сделать Save Reusable Block.

Похоже, что в процессе записи Reuse Block, происходит какой-то Back Annotation, который и приводит к возникновению Instance Data.

Это действительно, такой маршрут вокруг Reuse Block или я что-то не так делаю, или у меня паталогия какая-то в проекте?

Здравствуйте. У меня на плату ставится микросборка под которой остается свободное место. Если не отключать Interactive DRC можно ещё как-нибудь поставить под микросборку элементы (имеющие соответствующую высоту)?

Можно, надо в микросборке указать что у нее underspace выше чем высота компонентов которые Вы собираетесь поставить под нее. DRC это понимает. Задается underspace в Cell.

дополнение ответа vzelenuk
возможно прописать несколько значений высот
это прекрасно работает для электролитов в корпусе типа цилиндров лежащих на боку
тогда учитывается увеличение высоты свободной для установки различной мелочи под кондерами

Каким образом задается несколько значений высот?

рисуешь несколько Placement Outline и для каждой прописываешь свою высоту

если я проавильно поняла вопрос...
Cell Editor- Properties конкретного компонента
Height - высота компонента
Underside space - свободное место под пузиком.
Cоответственно, можно под один компонент ставить другой, если высота и свободное место позволяют.

совершенно верно
даю картинку как прописывать несколько высот

Спасибо.