Проект не большой. В CES пока нет никаких формул ни чего кроме выравнивания диф пар. Сделал CES Diagnostics выдал ошибки по некоторым сигналам, удалил эти сигналы сделал еще раз диагностику, ошибок больше не находит. Пытаюсь выровнять диф пары, выдает все ту же ошибку....

либо проект в студию либо картинки выложи
а так гадание на ..... получается

Вот выкладываю проект, если кто подскажет где я на косячил буду очень благодарен

Отредактировать файл ...\SDD_HOME\stardard\exped_wvo.vbs в тектовом редакторе.



В CES ошибки и нас схемном и на топологическом уровне. После нажатия на ссылку фиксации ошибки исчезают и все работает (правда что-то я не заметил каких-либо настроек выравнивания в CES).

Сори я Вам выложил старую версию что бы было первоначально видно все ошибки, но в ней нет настроек выравнивания. В CES я все ошибки фиксил это не помогло...
Вот выкладываю проект с настройками выравнивания в котором я еще раз проверил после фиксации ошибок и попытки выравнять вылетает эта ошибка и все закрывается

CES пустой !!!!!!!
у тебя семь однотипных блоков и море место (размещение лучше не куда)- сделай ReusableBlock ИМХО

Вы наверное говорите про v1.10 я выложил v1.13 и вот там все есть :

совершенно верно, глянул v1.13 - еще хуже
проект долго открывается и есть предупреждение и далее при разводке вылет Ехр
удалил все кроме разъема и мелкосхемы и все равно вылет (см картинку)

на скорую руку слепил тестик - без проблем разводка

Да я что то намудрил)
В итоге создал новый проект и скопировал туда схему. Упаковал все заново и стало все нормально

Вопрос по настройкам DxD.
Хочу скопировать net, конечно же с названиями, которые мне нужны, а не _10N2726 и т.д. Только видимо у меня что-то с настройками, так как при копировании сбиваются названия и превращаются в имена по умолчанию (рис). Где искать не представляю. Может кто-то стыкался с подобным вопросом.

Setup/Settings/Unique names on copy

Чтобы не плодить тем спрошу тут.

Связка DxD+EE7.9.1
Задача простая: нужно сформировать перечень компонентов
со стандартными полями:
1) Позиционное Обозначение (Ref Des) c группировкой
2) Наименование (Part Name)
3) Номинал (Value для конденсаторов и резисторов)
4) Кол-во (QTY)
5) Сторона монтажа (возможные значения TOP, BOT или TOP-BOT)

Перечень с полями 1..4 генерил раньше PartLister'ом

Потребовалось добавить поле Сторона Монтажа (монтажники сказали, что это не сложно, т.к. делается установкой одной галочки в Альтиуме, а Ментор он в 10 раз лучше - там д.б. ещё проще).
1)В DxD PartLister такого нету.
2)В ExpeditionPCB убогая тулза Bill Of Material сторону монтажа вроде выводит, не группирует по RefDes и Value там нету.
3)По совету Fill'a пошёл в ReportWriter - вроде мощный тул, но в перечне таблиц и их полей для Expedition PCB Physical не нашёл свойства Value, хотя если тыкнуть на Properties любого компонента на плате в Expedition, то
там свойство Value там есть.

Кто-нибудь подскажет из знатоков, как автоматизировать процесс генерации BOM'a?
Чувствую, что придётся как обычно вручную делать.

Вы уверены? Вот такую комбинацию галок пробовали?

в этом случае в графе "description" 2 значения - value и component layer, вот если бы свою графу для каждого!

Ну это легко делается в ехеле..

Здравствуйте.

Подскажите, пожалуйста, что нужно сделать для того, чтобы в DxDesigner EE7.9.5 нормально заработала функция "Copy Circuit"? У меня Иерархическая схема с 32 одинаковыми блоками. Я создал один блок, нарисовал схему, упаковал, потом этот блок размножил - copy/paste. Снова упаковал. В PCB при использовании Copy Circuit хватает похожие компоненты, но из других схем и блоков, например, конденсаторы на общей шине питания. В итоге, получается "каша".

Заранее спасибо за помощь!

Возможно лучше использовать команду Edit - Circuit Move & Copy (при копирорвании можно будет выбрать нужный RefDes).
Если несколько компонентов предварительно объединить в группу Place - Group, то при копировании они будут недоступны для Circuit Move & Copy.

Такая вот проблема. в имеющемся парте, удалил Gate, и добавил новых три Gate, назначил пины, пин намбера. Вроде все правильно, но вот не сохраняется, гадость. Пишет что incomplite.
Нажмите для просмотра прикрепленного файла

Проблема возникает при наличии на символах пинов земли\питания и в PDB вентилей земли\питания.
Если при импорте символов не включать галку Pin Properties, то данные вентили не создаются и пины земли\питания попадают в обычные вентили. Тогда после удаления вентиля и его символа из PDB и затем импорта нового(ых) символа(ов) колонка не назначенных пинов опустошается корректно.



Два варианта:
1. Как было указано выше.
2. Делать правильно схему - задача получить правильный нетлист (с которым работает плата), в котором по номерам RefDes система могла бы распознать "подсхемы", т.е. например использовать суффиксы.

Имеете в виду library\PartsDBLibs\project.pdb? Как его удалить, не повредив библиотеку? А еще лучше чем он открывается? F3 и блокнот выдают ересь...

Запустите Lybrary Manager, раздел Parts. Открываете нужный компонент (это и есть PDB). Удаляете/выбираете для него Cell и Symbol.

Делала так. Он каким-то образом "помнит" о существовании кривого компонента...
Unable to update the cell 'ABM3B' in the Library Manager.
Pin count in cell (4) is different than in the referencing part (2).

хотя любые упоминания о нем стерты с библиотеки, даже со схемы убрала...

Речь шла о ЦБ, соответственно все манипуляции через штатный редактор компонентов в LM.

В данном случае программа ругается на то, что вы поменяли кол-во пинов в Cell, который уже привязан к Part.
Есть 2 варианта:
1. скопировать этот Cell под другим именем, и потом создать для него новый Part.
2. Открыть сначала Part, к которому привязан этот Cell, удалить ссылку на Cell, удалить всю информацию о pins на вкладках Logical и Supply and NC. Сохранить Part. Теперь можно корректировать Cell.
У меня при работе по этой схеме проблем не возникало..

Если делает редактирование LM из ExpeditionPCB, то вы не понимаете разницы между ЦБ и ЛБ. В данном случае проблемный PDB находится уже в ЛБ. Нужно установить опцию удаления и создания новой ЛБ при выполнении прямой аннотации (диалог Project Integration).

Я понимаю разницу. Я видимо не совсем ясно разъяснила, я не могу импортировать cell.hkp в библиотеку, до прямой аннотации дела не доходит, так как я упаковку провести не могу...

1. Тогда причем здесь схема?
2. Вы уверены что ни в каком другом PDB нет ссылки на эту Cell?
3. Если что-то "залипло" то можно пересобрать ЦБ - удалить SysIndex.cbf

Добрый день!
Возникла проблема будьте добры подскажите из за чего так получилось?
На производстве сделали платы, начали их проверять (на не спаянной плате) нашли коротыш, с начало подумал что на производстве что то напортачили, начал смотреть гербер файлы, и там нашел косяк
Вот так выглядит 4 слой в менторе:

Вот так выглядит сгенерированный гербер в CAM350, так же 4й слой:

Вот так выглядит гербер файл открытый в Altium:

Это значит в CAM350 какие то настройки неправильные что он в итоге коротит на землю эти переходные?
Решил посмотреть настройки setup>Gerber Machine Format

изменил в них Data format на 4.4, а unit на MM
после этого сгенерировал гербер файлы и все стало нормально отображаться в CAM350.
До этого НИКОГДА такого не случалось на производстве (платы заказывали раньше у других фирм), хотя точно настройки Gerber Machine Format не менял.
То ли я накосячил с Data format, то ли на производстве?

Тоже сталкивался с подобными проблемами, но в более ранних версиях CAM350.
Сейчас работаю в CAM350 v.10.0.1.312, косяков не замечено. Лучше конечно все гербера проверять на соответствие pcb-файлу (Analisis > Nets > Compare External nets - проверяет нетлист формата IPC-D-356)

Кстати, если ваши гербер файлы в другой программе открываются правильно, то производитель обязан их переизготовить за свой счет.

Проверка на соответствие pcb-файлу (Analisis > Nets > Compare External nets) не выдал ошибок...
Потом скачал более новую версию CAM350 v 10.7 и действительно все нормально отобразилось.
Странный какой то глюк.
Скажите кто как обычно делает: оставляет настройки Gerber Machine Format по умолчанию или меняет параметры, если да то какие лучше выставить?

Настрйки изменяю в соответствии с требованиями производителя.
Ну и в мм не всегда хватает 2 разряда целых для больших плат.

По поводу ошибки. Когда-то, перед формироваинием GERBER файлов, я не зафиксировал все цепи.
Открыл проект, а в нём был включен режим Gloss. Сдвинулась дорожка и переходное отверстие.
Я не сделал перезаливку полигонов, то ли обычных, то ли негативных.
И получил КЗ на внутренний слой.
Это было в версии ЕЕ2005, но проблема была в моей версии


Глазами я это не увидел. Про проверку цепей в CAM (IPC-356) узнал уже после прихода плат.
Думал, что проверки на DRC достаточно.

За некорректное отображение в CAM не скажу, я не в курсе этого.
Но когда-то производитель запорол платы. Прислал с кружечками от ПО разбросанными по всей плате.
Платы переделывали.

такого быть не может, значит пропустили что то в процессе
проверка укажет на ошибку + еще выдаст вагон и маленькую тележку на всякую мелочь типа наименование платы выполненной медью


есть такое в старых версиях САМ
сам залетел два раза, по этому работать в версии не ниже 10
обсуждали это, fill отвечал, что ментор при изменение формата в выводе в гербер не обращает внимание на проблемы при импорте в САМ
типа ментор не имеет САМ и тестировщика для поиска проблем


необходимые для работы
если зазоры 0,3мм то зачем третий знак ???

Вывод - всегда проверять через IPC356
да это нудно, не так быстро, НО без этого не возможно спокойно дать отмашку на изготовление

Да действительно не так делал! Но в версии 10.0.1.309 выдает ошибку при Analisis> Nets > Import IPC Netlists, а в версии 10.7 все нормально, но там и нет этого глюка

Вот что нашел:
Полигоны должны быть векторными с шириной линии заливки не менее 0.2 мм. Категорически не рекомендуется использовать в слоях топологии растровые полигоны. Если вы используете в проекте сплошную заливку полигонами всех свободных площадей платы, не используйте без необходимости минимальные зазоры между площадками и окружающей эти площадки землей (медью), особенно во внутренних слоях многослойных печатных плат.
Это рекомендация у одного из производителей ПП.
Поменяв в настройках Gerber Machine Format - Polygon fill method на Draw. Во всех версиях САМ стало нормально отображаться это место.
Видать если у производителей ПП стоит старая версия САМ, а метод заполнения полигонов был выставлен растровый (Polygon fill method на Raster), то могут возникнуть коротыши на плате, хотя даже если мы открывали на новой версии САМ и у нас было все нормально, и были пройдены все тесты.

Спасибо за совет. Буду теперь все перепроверять!

Добрый день !

У меня вопрос по шрифтам. Устанавливаю новый шрифт в DxDesigner:

Как сделать так, что бы этот шрифт можно было использовать в Symbol Editor ?
В общем почему отображаются только те шрифты, которые стоят по умолчанию в DxD и почему не отображаются те стили, которые я создал ?

И еще вопрос: Когда я уже после установки EE запускаю setup.exe и выбираю пункт Verify Installation, то после проверки у меня выскакивает куча ошибок. При том, что инсталляция прошла успешно в принципе и все работает как надо. Нормально ли это ?
Файл отчета о проверки прилагается.

удалено

Было такое, глюк ментора. Перегрузил, сгенерировал и все получилось нормально. Плейн был негативный. Поэтому сейчас всегда прогоняю проверку по IPC-356

Здравствуйте! Дифпара проложена в двух слоях (наружном и внутреннем). Для выдерживания постоянного импеданса линии на наружном слое хочу сделать зазор между проводниками 0,15 мм, внутри - 0,2 мм. В CES ExpPCB для выбранной схемы и класса цепей можно задать расстояние между дорожками дифпары. Но как задать расстояние свое для каждого слоя?
Смотрю на свой проект, как-то я уже это делал, но вспомнить не могу. И не помню, что я костыли какие-то изобретал, чтобы это сделать. Форум, пожалуйста, помоги

для дифпары создай NetClasses
и для каждого слоя укажи необходимые параметры ширины/зазара

т.е. каждую дифпару в свой класс цепей, правильно понял?

Для начала необходимо в Expedition (не в CES) создать нужное количество слоев. Потом в CES появится возможность для Net Class задать свои параметры на каждом слое.

слои я, разумеется, уже создал.

Значит выключено отображение параметров по слоям. Выберите:
Filters - Levels - Layer

Serg812, ага, спасибо, то что надо!

Добрый день
в дезигнере добаляю в свойствах (Signal) такую строку SIGNAL=GND;A6,J6 Но на PCB эти выводы все равно остаются висящими. Что я делаю не так?

А Вы работаете через нетлист? В маршруте через CDB этот атрибут не работает!

Понятно. примерно так и догадывался. А как тогда можно сделать подобное в CDB?

Supply, Supply Pin, Supply Rename. Читайте раздел DxDesigner Properties Glossary

Определения "скрытых" пинов питаний делается в компоненте (PDB) в Центральной Библиотеке.
Переопредение на схеме через указанные выше атрибуты.
Например Supply Rename значение VCC=5V - заменяет имя цепи VCC (из PDB) на 5V.

Спасибо, но задача немного другая. Есть пины, кторые не отображены на символе (в PDB они как NC). Их на плате необходимо подключить к земле. Как это сделать без перерисовки символа или создания нового компонента? В принципе, можно скопировать в новый компонент и пометить их как GND, а потом заменить в схеме. Через аттрибуты такой трюк не получится?

если их один или два то руками подключить цепи с нарушением разводки и не обращать на вопли DRC


получится бардак в проектах и ЦБ

проще сделать полный символ со всеми выводами