Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: MG Expedition ликбез ...
Форум разработчиков электроники ELECTRONIX.ru > Печатные платы (PCB) > Разрабатываем ПП в САПР - PCB development > Mentor-ExpeditionPCB
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71, 72, 73, 74, 75, 76, 77, 78, 79, 80, 81
fill
Цитата(kappafrom @ Dec 17 2015, 17:46) *
разумеется тянутся оба два. дифпара создалась. вообще у меня есть проект, где с дифпарами все нормально. а этот с нуля не создать, надо как-то исправить косяк. хм. есть идеи?


Скорее всего из-за сетки для трассировки.
AlexN
Цитата(kappafrom @ Dec 17 2015, 20:18) *
..... - 12 см. под углом - 15 см....

некрасиво инженеру путаться в единицах измерения
kappafrom
Цитата(fill @ Dec 17 2015, 20:14) *
Скорее всего из-за сетки для трассировки.

да, в проекте, где все все нормально с дифпарой, сетка для трассировки стоит None. спасибо
Volosatyi
Сообщение удалено. (ответ найден в другой теме)
fill
Цитата(Roman53 @ Dec 16 2015, 01:01) *
Fill, вопрос к Вам, у меня на 32-х битной версии Vx1.2 не хочет устанавливаться M3DL, при restoring database выскакивает error и программа не видит data base. Это на 32-х битном винде. А на другом компе с 64-х битным виндом, но 32-х битным Vx1.2 дело не доходит даже до конфигурации сервера SQL. В чем может быть проблема? Спасибо.


Я использую только 64 и на днях моя 10-ка автоматом обновилась так что перестали работать все сервисы ментора. После переустановки ОС, при попытке установки ментора инсталлятор xDM говорит что не поддерживаемая ОС crying.gif.
Пытаюсь установить все в VMware, а в ней 7-ку, т.к. не хочется переходить обратно на 8.1. Если будут результаты, то сообщу.

Есть подозрение что при инсталляции происходит неправильное конфигурирование сервера, т.к. в логе инсталляции видно что инсталлирует на порт 5,433 вместо 5433.
Roman53
Цитата(fill @ Dec 21 2015, 13:41) *
Я использую только 64 и на днях моя 10-ка автоматом обновилась так что перестали работать все сервисы ментора. После переустановки ОС, при попытке установки ментора инсталлятор xDM говорит что не поддерживаемая ОС crying.gif.
Пытаюсь установить все в VMware, а в ней 7-ку, т.к. не хочется переходить обратно на 8.1. Если будут результаты, то сообщу.

Есть подозрение что при инсталляции происходит неправильное конфигурирование сервера, т.к. в логе инсталляции видно что инсталлирует на порт 5,433 вместо 5433.

Спасибо большое, очень было бы интересно докопаться наконец до этого зверя, потому что до сих пор мне приходилось использовать 3d модели не из библиотеки, а для каждой платы в отдельности. Не катастрофа, конечно, но все же, хотелось бы попробовать ЦБ.
fill
Цитата(Roman53 @ Dec 21 2015, 14:22) *
Спасибо большое, очень было бы интересно докопаться наконец до этого зверя, потому что до сих пор мне приходилось использовать 3d модели не из библиотеки, а для каждой платы в отдельности. Не катастрофа, конечно, но все же, хотелось бы попробовать ЦБ.


Если модели не из M3DL, то вроде работает.
Все достаточно просто:
Ставим xDM Server (выбираем все галочки из раздела xDM).
Делаем Deploy через xDM Server Configuration Manager
Нажмите для просмотра прикрепленного файла
Далее можно загрузить свою ЦБ в базу и импортировать свои 3D модели.
Нажмите для просмотра прикрепленного файла
Harry
Value на pcb...
Благодаря форумам нашел способ отображать его, почти все хорошо. Но при добавлении новых компонентов в схему и их внедрении на плату через Forward Annotate отображаться не хочет. Пробовал и Package заново в схеме делать, при аннотации просил убить локальную библиотеку, взять все заново с центральной - эффекта нет. Что я проглядел?

upd: Хмм... После Edit selected cell в pcb layout, просто сохранения без модификации в cell editor надписи проявляются на всех cell этого типа. Костыль есть. Осталось понять, как это делать правильно.
fill
Цитата(Harry @ Dec 22 2015, 15:46) *
Value на pcb...
Благодаря форумам нашел способ отображать его, почти все хорошо. Но при добавлении новых компонентов в схему и их внедрении на плату через Forward Annotate отображаться не хочет. Пробовал и Package заново в схеме делать, при аннотации просил убить локальную библиотеку, взять все заново с центральной - эффекта нет. Что я проглядел?


Откройте нужную cell на редактирование локально и поменяйте любые из значений текста атрибута (слой, высоту ...). После сохранения\закрытия редактора ячеек все экземпляры данной ячейки на плате обновятся и изменится\появится текст атрибута.
Harry
QUOTE (fill @ Dec 22 2015, 16:43) *
Откройте нужную cell на редактирование локально и поменяйте любые из значений текста атрибута (слой, высоту ...). После сохранения\закрытия редактора ячеек все экземпляры данной ячейки на плате обновятся и изменится\появится текст атрибута.

rolleyes.gif Можно даже ничего не менять) Уже дошел сам (upd).
fill
Цитата(Roman53 @ Dec 21 2015, 14:22) *
Спасибо большое, очень было бы интересно докопаться наконец до этого зверя, потому что до сих пор мне приходилось использовать 3d модели не из библиотеки, а для каждой платы в отдельности. Не катастрофа, конечно, но все же, хотелось бы попробовать ЦБ.


При инсталляции со стандартными настройками, т.е. не изменяя ничего в определении пользователя и пароля и т.п., все работает. Поставил без xDM Server в Windows 7 32.
Roman53
Цитата(fill @ Dec 23 2015, 12:36) *
При инсталляции со стандартными настройками, т.е. не изменяя ничего в определении пользователя и пароля и т.п., все работает. Поставил без xDM Server в Windows 7 32.

Спасибо, у меня почему-то нет....
kappafrom
здравствуйте.
при добавлении нового слоя для via не сформировались контактные площадки.
то есть на новом слое земельные ноги микросхемы не соединяются с полигоном GND.
вопрос: как в экспедишн сгенерировать контактные площадки у всех VIA заданной цепи на заданном слое,
не восстанавливая падстек via на всех слоях сразу? На других слоях площадки многих via удалены, трассировка плотная.
Если обновить падстек via полностью, он пройдется по всем слоям и попытается сместить разводку,
что нежелательно. Править каждое VIA вручную, пытаясь сохранить разводку на других слоях, - невероятная рутина и огромный риск наделать ошибок.

Из того что наковырял - с помощью padstack processor можно удалить контактную площадку на выбранном слое или же можно
восстановить стек ПО в изначальный с восстановлением контактных площадок на всех слоях. как бы восстановить удаленный пад для via на выбранном слое?

помогите, пожалуйста.
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла
kappafrom
Как восстановить контактную площадку via на выбранном слое?
kappafrom
Цитата(kappafrom @ Dec 29 2015, 14:35) *
Как восстановить контактную площадку via на выбранном слое?

не понимаю, вопрос слишком сложный или праздники виноваты, или меня забанили? подскажите , пожалуйста. обычно кто-нибудь отвечает(
fill
Цитата(kappafrom @ Jan 11 2016, 13:15) *
не понимаю, вопрос слишком сложный или праздники виноваты, или меня забанили? подскажите , пожалуйста. обычно кто-нибудь отвечает(


Попробуйте в Setup_Parameters>Via_Defenitions включить галочку Skip для данного диапазона Via. В этом случае площадки автоматом формируются только на слоях где есть контакт с трассами и сделайте Reset для Via..
kappafrom
Цитата(fill @ Jan 11 2016, 16:22) *
Попробуйте в Setup_Parameters>Via_Defenitions включить галочку Skip для данного диапазона Via. В этом случае площадки автоматом формируются только на слоях где есть контакт с трассами и сделайте Reset для Via..

если я правильно понял, в таком случае любое via в проекте будет иметь КП только на слоях, где есть соответствующие трассы/полигоны. ведь в Setup_Parameters задаются общие настройки проекта.
можно ли восстановить КП на заданном слое для выбранных via, а не для всех? или восстановить на выбранном слое КП для всех via указанной цепи?

тем более этот способ не понравится, если понадобится провести дорожку на слое, где ранее она не проходила, как можно будет добавить КП для этой цепи на этом слое? либо невозможно, либо ради одного ПО ресетить виасы во всем проекте? непонятно.

в менторе так просто удалить КП на заданном слое. не понимаю, почему нужно сбрасывать весь падстек ПО, чтобы восстановить КП. восстанавливаются сразу на всех внутренних слоях. а восстановить нужно на заданном слое.
fill
Цитата(kappafrom @ Jan 11 2016, 17:05) *
если я правильно понял, в таком случае любое via в проекте будет иметь КП только на слоях, где есть соответствующие трассы/полигоны. ведь в Setup_Parameters задаются общие настройки проекта.
можно ли восстановить КП на заданном слое для выбранных via, а не для всех? или восстановить на выбранном слое КП для всех via указанной цепи?


Если включена данная функция, то не приходится вручную удалять лишние\мешающие площадки -т.к. они просто вообще не появляются. Поэтому и нет отдельных функций восстановления площадок только на конкретном слое для выбранных Via.
kappafrom
Цитата(fill @ Jan 11 2016, 17:18) *
Если включена данная функция, то не приходится вручную удалять лишние\мешающие площадки -т.к. они просто вообще не появляются. Поэтому и нет отдельных функций восстановления площадок только на конкретном слое для выбранных Via.

спасибо большое, сегодня же проверю ваш способ.
почему бы тогда всегда не пользоваться этой функцией Skip? ведь на производстве все равно со слоя удалят КП, которые не имеют на нем контакта.
освободится место для трассировки на внутренних слоях. и полигоны там будут менее изрезаны.
fill
Цитата(kappafrom @ Jan 11 2016, 17:21) *
спасибо большое, сегодня же проверю ваш способ.
почему бы тогда всегда не пользоваться этой функцией Skip? ведь на производстве все равно со слоя удалят КП, которые не имеют на нем контакта.
освободится место для трассировки на внутренних слоях. и полигоны там будут менее изрезаны.


Похоже я ошибся и в данный момент функция Skip работает не так как хотелось бы. Надо разбираться подробнее.
kappafrom
Цитата(fill @ Jan 11 2016, 18:38) *
Похоже я ошибся и в данный момент функция Skip работает не так как хотелось бы. Надо разбираться подробнее.

да, она работает не так, как предполагалось. в общем задача восстановления контактной площадки via на отдельном слое до сих пор без решения у меня. не могу понять, почему такая востребованная вещь не реализована. значит должен быть еще какой-то способ восстановить площадку без восстановления всего падстека.
ClayMan
Цитата(kappafrom @ Jan 11 2016, 17:21) *
почему бы тогда всегда не пользоваться этой функцией Skip? ведь на производстве все равно со слоя удалят КП, которые не имеют на нем контакта.
освободится место для трассировки на внутренних слоях. и полигоны там будут менее изрезаны.

Удаление площадок с внутренних слоев не даст дополнительного места для прокладки трасс/полигонов, размер антипада для переходного все равно необходимо оставлять прежним (=площадка+зазор).
kappafrom
Цитата(ClayMan @ Jan 12 2016, 14:47) *
Удаление площадок с внутренних слоев не даст дополнительного места для прокладки трасс/полигонов, размер антипада для переходного все равно необходимо оставлять прежним (=площадка+зазор).

почему? зазор же от краев отверстия теперь отсчитывается (от металлизации в отверстии до металла проводника/полигона). по крайней мере так сделано у грамотных разработчиков, в чьих проектах мне выпала удача ковыряться (без сарказма).
f0GgY
kappafrom, вас не смущает технологические особенности сверления?
какой зазор вы хотите выйграть, удалив кп на внутреннем слое.

з.ы. удаление кп на внутренних слоях совсем не показатель грамотности.
EvilWrecker
Цитата
Удаление площадок с внутренних слоев не даст дополнительного места для прокладки трасс/полигонов, размер антипада для переходного все равно необходимо оставлять прежним (=площадка+зазор).


+

Цитата
какой зазор вы хотите выйграть, удалив кп на внутреннем слое.


О чем вы говорите,какой еще антипад?Замечательно можно выиграть место если убрать кп на неиспользуемых слоях.

Цитата
з.ы. удаление кп на внутренних слоях совсем не показатель грамотности.


Как раз наоборот, еще какой показатель.
kappafrom
ну в принципе да, есть же увод сверла. поясок же делают.
в CES задал разные зазоры между VIA-PLANE и для PAD-PLANE. зазор всегда одинаковый, вне зависимости удалена ли КП с внутреннего слоя или нет. причем используется зазор VIA-PLANE. видимо за pad считается только площадки компонентов.
завтра позвоню в PCBTech, спрошу у них, что они думают по поводу удаления КП с внутренних слоев слоев платы, освободит ли это место под трассировку. по идее, из-за увода сверла это сильно увеличит вероятность брака. кажется, я в очередной раз облажался.

хотя по идее если это отверстие лазером делают... у меня 0,3мм. такое и сверлом по идее можно.
fill
Цитата(kappafrom @ Jan 12 2016, 18:05) *
ну в принципе да, есть же увод сверла. поясок же делают. запутался.
в CES задал разные зазоры между VIA-PLANE и для PAD-PLANE. зазор всегда одинаковый, вне зависимости удалена ли КП с внутреннего слоя или нет. причем используется зазор VIA-PLANE. видимо за pad считается только площадки компонентов.
завтра позвоню в PCBTech, спрошу у них, что они думают по поводу удаления КП с внутренних слоев слоев платы, освободит ли это место под трассировку. по идее, из-за увода сверла это сильно увеличит вероятность брака. кажется, я в очередной раз облажался.


VIA-PLANE - зазор между площадкой на via и plane
PAD-PLANE - зазор между площадкой на пине и plane

Если площадки удалены, то между отверстием и плейн.

По поводу восстановления площадок, можно попробовать функции из AATK. Там есть замена выбранных via на другие с галочкой не делать Push&Shave, т.е. трассы должны остаться на месте. Нажмите для просмотра прикрепленного файла
kappafrom
вот. значит ментор антипад не сохраняет при удалении КП с внутреннего слоя, хотя сверло может увести.

Цитата(fill @ Jan 12 2016, 18:34) *
По поводу восстановления площадок, можно попробовать функции из AATK. Там есть замена выбранных via на другие с галочкой не делать Push&Shave, т.е. трассы должны остаться на месте.

качаю)
EvilWrecker
Цитата
завтра позвоню в PCBTech, спрошу у них, что они думают по поводу удаления КП с внутренних слоев слоев платы, освободит ли это место под трассировку.


biggrin.gif biggrin.gif biggrin.gif biggrin.gif biggrin.gif

А сами в реальном проекте не можете проверить?

Цитата
по идее, из-за увода сверла это сильно увеличит вероятность брака. кажется, я в очередной раз облажался.


fill
Цитата(kappafrom @ Jan 12 2016, 18:44) *
вот. значит ментор антипад не сохраняет при удалении КП с внутреннего слоя, хотя сверло может увести. надо позвонить на завод.


качаю)


Анти-пад используется только для негативного плейн. Для позитивного все является трассами, соответственно используется зазор между элементами цепи.
kappafrom
Цитата(EvilWrecker @ Jan 12 2016, 18:53) *
biggrin.gif biggrin.gif biggrin.gif biggrin.gif biggrin.gif

А сами в реальном проекте не можете проверить?

окей, удалять неиспользуемые пады - хорошо. завод-изготовитель сам обычно так делает, насколько мне известно.
чем меньше площадок в стеке, тем меньше дребезжит сверло? круто.
EvilWrecker
Цитата
окей, удалять неиспользуемые пады - хорошо. завод-изготовитель сам обычно так делает, насколько мне известно.


Делает, да. Но можно(и часто- нужно)самому, для означенных целей - в т.ч для удобства разводки.
kappafrom
Цитата(EvilWrecker @ Jan 12 2016, 19:11) *
Делает, да. Но можно(и часто- нужно)самому, для означенных целей - в т.ч для удобства разводки.

так как это помогает разводке?
f0GgY
Цитата(EvilWrecker @ Jan 12 2016, 17:40) *
О чем вы говорите,какой еще антипад?Замечательно можно выиграть место если убрать кп на неиспользуемых слоях.

Как раз наоборот, еще какой показатель.

У каждого свой опыт.
Немножко не в тему топика технологический вопрос поднят, тем не менее, грамотные вольные художники сэкономив десятку-две на паде с механическим сверлом рискуют получить ненадёжный столбик переходного. В худшем случае перебитую цепь.
Валяйте.
kappafrom
Цитата(f0GgY @ Jan 12 2016, 19:17) *
У каждого свой опыт.
Немножко не в тему топика технологический вопрос поднят, тем не менее, грамотные вольные художники сэкономив десятку-две на паде с механическим сверлом рискуют получить ненадёжный столбик переходного. В худшем случае перебитую цепь.
Валяйте.


вопрос. если у меня на одном слое удалена КП. ментор теперь отсчитывает зазор от номинального металлизированного отверстия (уже без КП на этом слое) до проводника/полигона. т.е. я могу проложить проводник по моим правилам в CES в 0,1 мм от края номинального отверстия. реальное отверстие может оказаться и ближе к проводнику и дальше от него. вот что меня смущает.

как бы формально места для разводки больше. а по технологии увеличивается вероятность брака.

ps прощения прошу у админов, можно перенести вопрос в другую тему, очень интересно стало. просто я все это спрашиваю с привязкой к инструменту, Expedition PCB. одновременно всплывают вопросы по технологии и по реализации в иструменте. и большой вопрос, не будет ли дублирования, если я распылюсь в две темы на разных форумах. как ни крути, все взаимосвязано. но если я не прав, сделаю, как скажете. еще раз прощения.
EvilWrecker
Цитата
Немножко не в тему топика технологический вопрос поднят, тем не менее, грамотные вольные художники сэкономив десятку-две на паде с механическим сверлом рискуют получить ненадёжный столбик переходного. В худшем случае перебитую цепь.


Насколько можно судить на картинку приложенную вы не посмотрели - однако перед тем как писать несусветный бред, лучше уж ознакомиться. Счистите так сказать гуру- налет, а там глядишь и не будете в такой хамоватой форме в стиле малолетнего школьника отвечать laughing.gif Жалко выглядит.

Цитата
так как это помогает разводке?


Т.е вы не в состоянии самостоятельно проверить?
kappafrom
Цитата(EvilWrecker @ Jan 12 2016, 19:24) *
Т.е вы не в состоянии самостоятельно проверить?

ну я же говорю, формально под BGA 1mm и VIA 0.6/0.3mm можно теперь проложить на внутренних слоях не один, а два проводника толщиной по 0.1mm
EvilWrecker
Цитата
ну я же говорю, формально под BGA 1mm и VIA 0.6/0.3mm можно теперь проложить на внутренних слоях не один, а два проводника с зазорами 0,1 мм.


Прошу прощения, но я не уловил переход- где тут ширина проводника и что значит "формально"?
f0GgY
Цитата(EvilWrecker @ Jan 12 2016, 19:24) *
Насколько можно судить на картинку приложенную вы не посмотрели - однако перед тем как писать несусветный бред, лучше уж ознакомиться. Счистите так сказать гуру- налет, а там глядишь и не будете в такой хамоватой форме в стиле малолетнего школьника отвечать laughing.gif Жалко выглядит

=) простите великодушно.
С картинками ознакомился ранее, на гуру не претендую.
я не говорил, что так никто не делает, я говорил что к таким вещам надо подходить предельно аккуратно, но вам виднее, где хамство, а где просто поделиться впечатлением ))). на эту тему поломано много копьев, на этом форуме в том числе.

З.ы. жалко выглядит когда оппонент использует слово "бред".
kappafrom
Цитата(EvilWrecker @ Jan 12 2016, 19:34) *
Прошу прощения, но я не уловил переход- где тут ширина проводника и что значит "формально"?

толщину проводника добавил. "формально" - термин, который я использую, потому что до сих пор не уверен можно ли так делать, оставлять 0,1мм между проводником и номинальным отверстием, ведь реальное будет смещено.
EvilWrecker
Цитата
=) простите великодушно.


biggrin.gif Валяйте.

Цитата
С картинками ознакомился ранее, на гуру не претендую.
я не говорил, что так никто не делает, я говорил что к таким вещам надо подходить предельно аккуратно, но вам виднее, где хамство, а где просто поделиться впечатлением ))). на эту тему поломано много копьев, на этом форуме в том числе.


Ох не знаю кто и что тут ломает, видимо способность к нагугливанию объекта дискуссии по простейшим кейвордам. Если так, то медицина бессильна придется довольствоваться только домыслами.

Цитата
З.ы. жалко выглядит когда оппонент использует слово "бред".


Ну, на вкус и цвет как говорится - тем боллее назови я я любое другое слово вы бы и его воткнули в порыве обиды. Но сами понимаете, приходится иногда называть вещи своими именами laughing.gif .

Цитата
толщину проводника добавил


Ага, и теперь зазора нет biggrin.gif Однако и такой случай поддается комментированию - вестимо, вы боитесь что сверло уведет и зазор в местах удаления падов неиспользуемых не будет выдержан. Если так, то надо во-первых выяснить как рассчитывалось правило drill-to-copper у вашего завода, а во-вторых(смотря какой ответ выйдет на первый пункт) учесть в случае необходимости величину drill tolerance в соответствующих правилах.
kappafrom
Цитата(EvilWrecker @ Jan 12 2016, 19:45) *
Ага, и теперь зазора нет biggrin.gif Однако и такой случай поддается комментированию - вестимо, вы боитесь что сверло уведет и зазор в местах удаления падов неиспользуемых не будет выдержан. Если так, то надо во-первых выяснить как рассчитывалось правило drill-to-copper у вашего завода, а во-вторых(смотря какой ответ выйдет на первый пункт) учесть в случае необходимости величину drill tolerance в соответствующих правилах.

Ага, зазор потерялся) ну главное, что вы меня поняли.
И мысль связаться с производством звучит разумнее?)
EvilWrecker
Цитата
И мысль связаться с производством звучит разумнее?)


Разумнее по сравнению с чем?Честно говоря я не подвергал данное действо сомнениям - мой вопрос относится к выигрыше при трассировке.
kappafrom
Цитата(EvilWrecker @ Jan 12 2016, 18:53) *
biggrin.gif biggrin.gif biggrin.gif biggrin.gif biggrin.gif

А сами в реальном проекте не можете проверить?

Могу, но кто ж знает кто изготавливал платы для этих реальных чужих проектов? А кто как не изготовитель знает все тонкости технологии и последствия пренебрежения ей.
EvilWrecker
Да не, я имею в виде гораздо более приземленные вещи:

- возьмите любой проект, хоть пустой
- поставьте пару переходных без удаления падов
- попробуй провести трассу между ними на внутренних слоях и убедитесь что доступна такая геометрия, когда при удалении неиспользуемых площадок реально провести трассу там, где без этого такое было невозможно.

И все laughing.gif
ClayMan
Само по себе удаление неиспользуемых площадок - это правильно, насколько я понимаю на производстве это сделают в любом случае. Но использовать освободившееся место на внутренних слоях для трасс/полигонов на мой взгляд будет неверным подходом, т.к. по сути площадки и создаются для того, чтобы учесть возможное "блуждание" сверла и создать надежное соединение.

Но, как уже было сказано выше, у каждого свой опыт и свой подход к проектированию, - вполне допускаю, что есть те, кто считает иначе.
kappafrom
Цитата(ClayMan @ Jan 13 2016, 12:04) *
Но, как уже было сказано выше, у каждого свой опыт и свой подход к проектированию, - вполне допускаю, что есть те, кто считает иначе.

Поскольку всплыла горячая тема, поделюсь тем, что узнал.
Если кому-то это информация окажется полезной, будет здорово.
Скорее всего сообщения отсюда вынесут в другую тему (еще раз прощения у админов).
Просто именно в этой теме всплыла неоднозначность по этому вопросу и не хотелось бы терять предыдущие мнения на этот счет.

Источник знаний - PCBTech (позвонил таки)

1. Неиспользуемые КП на внутренних слоях

Раньше действительно неиспользуемые КП с внутренних слоев удалялись,
поскольку маленькие элементы могли отвалиться от старых материалов.
Материалы развиваются, свойства используемых материалов стали лучше.
Маленькие элементы теперь надежно держатся на стеклотекстолите и производство не удаляет неиспользуемые КП.
Раньше КП удалялись не по соображениям целостности сигнала, а из-за используемых материалов,
с которых кусочки неиспользуемых КП либо утянуться в область сверления, либо могли отвалиться и замкнуть между собой проводники.
Теперь материалы стали лучше и неиспользуемые КП не удаляются.

Если необходимо провести два проводника между VIA под BGA, удалять для этого КП со слоя НЕЛЬЗЯ.
Необходимо оставить минимальную КП для VIA на внутреннем слое.
Минимальная контактная площадка на слое берет на себя механическое напряжение при сверлении
и не дает утянуть в отверстие куски стеклотекстолита, а вместе с ним и куски близко проходящей трассы.
Кроме того, зазор в САПР выдерживается от этой минимальной КП.

Для уменьшения размеров КП разумно уменьшить диаметр отверстия.
Минимальный диаметр отверстия должен быть рассчитан из предельного отношения к толщине платы, это 1:8 по стандартным нормам.

Если у нас высокоскоростная линия, для которой из соображения целостности сигнала, неплохо бы удалить КП с внутренних слоев,
удалить конечно с точки зрения технологии можно, но ответственность за близлежащие к отверстиям проводники разработчик берет на себя сам.
Если уж он пошел на риск, то пусть минимизирует ширину проводников и расстояние между ними, но держится подальше от краев VIA без КП (отверстий).
САПР тут может сказать, что все хорошо, необходим визуальный контроль, но, как известно,
за всем не уследишь.

В САПР, если КП удалена, как правило зазор будет отсчитываться от края неметаллизированного отверстия (диаметром d) VIA до проводника.
Отверстие будет выполняться сверлом диаметром (d+0.050) мм.
КП должна быть немного больше это диаметра, хотя бы на 0,05 мм в диаметре для самых малых отверстий.
Чем больше диаметр сверла, тем больше его биение.
Минимальные размеры неиспользуемой КП на внутреннем слое растут с увеличением диаметра сверла.

Еще раз повторю, все это касается только неиспользуемой на данном слое контактной площадки.
Если нужно протянуть два проводника между двумя используемыми КП (к ним подводятся проводники),
то для этих VIA на данном слое используются овальные (вытянутые) КП для надежного соединения с проводником.

Примеры.

Пример 1. Если используется отверстие для VIA диаметром d=0.100 мм,
сверлить его будут сверлом диаметром (d+0.050)=0,150 мм.
На внутреннем слое, где нужно протащить два проводника между соседними КП,
нужно обязательно оставить хоть какую-то КП, большую диаметра сверла,
то есть КП диаметром хотя бы 0,2 мм.

Пример 2.(мой) Если используется отверстие для VIA диаметром d=0.300 мм,
сверлить его будут сверлом диаметром (d+0.050)=0,350 мм.
На внутреннем слое, где нужно протащить два проводника между соседними КП,
нужно обязательно оставить хоть какую-то КП, большую диаметра сверла,
то есть КП диаметром хотя бы 0,42 мм.
Как видите, площадка чуть больше. Это гарантирует, что большинство производств возьмутся за изготовление платы с такими КП.

Пример 3.Если используется отверстие для VIA диаметром d=0.250 мм (для меня минимальный диаметр отверстия для толщины платы в 1.8 мм составляет 0.225 мм, из соотношения 1:8),
сверлить его будут сверлом диаметром (d+0.050)=0,300 мм.
На внутреннем слое, где нужно протащить два проводника между соседними КП,
нужно обязательно оставить хоть какую-то КП, большую диаметра сверла,
то есть КП диаметром хотя бы 0,35 мм. (За 0.33 мм при таком диаметре сверла не каждый завод может взяться.)

Еще спросил, как для внутреннего слоя для неиспользуемой контактной площадки диаметр 0,2 мм и отверстие 0,1 мм согласуется с минимальной шириной гарантийного пояска,
указанного в технологических возможностях на сайте pcbtech. Дело в том, что поясок делается по ГОСТам, а по IPC разрыв неиспользуемой КП допускается.
В таком случае главное что эта минимальная неиспользуемая КП "возьмет на себя удар" при сверлении и не утянет за собой проводники, проходящие рядом с ней.
Большинство заводов такие КП сделают на внутренних слоях.
Для внешних слоев и слоев, где КП используется, нужно делать нормальные КП с нормальными гарантийными поясками (см. таблицу технологических возможностей производителя).

Из всего этого я делаю для себя вывод, что для прокладки бОльшего количества проводников между переходными под BGA удалять неиспользуемые КП нельзя, необходимо использовать минимальную КП, если эта площадка на данном внутреннем слое не используется, удалять ее только для критичных мультигигабитных via и смотреть глазками, чтобы проводники были как можно дальше от "бесплощадочных" отверстий и для увеличения надежности стараться скорее вытаскивать критичные цепи из под BGA.

И еще. При использовании описанных технологий хорошо включать в бланк заказа защиту переходных отверстий (забивка VIA с выравниванием поверхности под зоной BGA).

2. По толщине проводника.

Необходимо закладываться в проекте на минимальную ширину дорожки в 0,105 мм, а не 0,1 мм,
чтобы завод был обязан использовать подтрав для проводников для выдерживания импеданса.
по правилам (IPC), если ширина проводника 0,1 мм и меньше, подтраву проводник не поддается.
Большинство заводов скажет, какой получается импеданс, но далеко не факт,
что подвергнет проводник подтраву до каких нибудь 0,8-0,7 мм для выдерживания импеданса линий на данном слое.
По правилам, он это делать не обязан.
Поэтому, играя параметрами, добавляя всего лишь 0,005 мм, мы даем себе фору и гарантию того,
что завод будет рассчитывать подтрав для выдерживания импедансов.
EvilWrecker
Цитата
Если необходимо провести два проводника между VIA под BGA, удалять для этого КП со слоя НЕЛЬЗЯ.
Необходимо оставить минимальную КП для VIA на внутреннем слое.


Если речь идет о том чтобы провести проводник на слое N, между переходными которые на том же слое никуда не подключены то это можно и нужно- если же говорят о другом значит врут. Но я больше чем уверен что вы неправильно задан вопрос потому как в PCB tech в дизайне и производстве плат кое-что смыслят и сказать такую глупость не могли(см.картинку).

Цитата
Необходимо закладываться в проекте на минимальную ширину дорожки в 0,105 мм, а не 0,1 мм,
чтобы завод был обязан использовать подтрав для проводников для выдерживания импеданса.
по правилам (IPC), если ширина проводника 0,1 мм и меньше, подтраву проводник не поддается.
Большинство заводов скажет, какой получается импеданс, но далеко не факт,
что подвергнет проводник подтраву до каких нибудь 0,8-0,7 мм для выдерживания импеданса линий на данном слое.
По правилам, он это делать не обязан.
Поэтому, играя параметрами, добавляя всего лишь 0,005 мм, мы даем себе фору и гарантию того,
что завод будет рассчитывать подтрав для выдерживания импедансов.


Это сугубо головная боль завода, не разработчика- учитывать подтравы и пр.
kappafrom
Цитата(EvilWrecker @ Jan 13 2016, 14:58) *
Это сугубо головная боль завода, не разработчика- учитывать подтравы и пр.

это совет PCBtech, пользоваться им или нет - решать каждому самому. почему они так советуют - чтобы не сокращать перечень заводов, которые могут заданное изготовить.

Цитата(EvilWrecker @ Jan 13 2016, 14:58) *
Если речь идет о том чтобы провести проводник на слое N, между переходными которые на том же слое никуда не подключены то это можно и нужно- если же говорят о другом значит врут. Но я больше чем уверен что вы неправильно задан вопрос потому как в PCB tech в дизайне и производстве плат кое-что смыслят и сказать такую глупость не могли(см.картинку).

по картинке - если проводник был проведен, когда КП еще не удалены, затем проводник залочен/зафиксирован (locked/fixed) и КП удалены - проблем при изготовлении нет. Проблема может возникнуть, если разлочить проводник и сдвинуть его к отверстию (или провести между отверстиями два проводника). тогда по зазорам BatchDRC пройдет, потому что зазор в САПР будет отсчитываться от края отверстия до проводника, а при изготовлении проводник может "усосаться" в отверстие (разорваться) с отколовшимся стеклотекстлитом, потому что не будет минимальной контактной площадки, принявшей на себя напряжения при сверлении. если бы минимальная площадка была, то и зазор к тому же отсчитывался бы от нее и "удар бы на себя" эта КП принимала.
EvilWrecker
Еще раз biggrin.gif

Цитата
по картинке - если проводник был проведен, когда КП еще не удалены, затем проводник залочен/зафиксирован (locked/fixed) и КП удалены - проблем при изготовлении нет.


На картинке сначала удалены неиспользуемые кп а потом проведена трасса, и это нормально.

Цитата
а при изготовлении проводник может "усосаться" в отверстие (разорваться) с отколовшимся стеклотекстлитом, потому что не будет минимальной контактной площадки, принявшей на себя напряжения при сверлении. если бы минимальная площадка была, то и зазор к тому же отсчитывался бы от нее.


Нет, это возможно только если какой-нибудь ляо-сяо в подвале сверлит.

Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2024 Invision Power Services, Inc.