не тривиальный вопрос
если откинуть ручную проверку, то что первое приходит на ум, это в САМе собрать пакет герберов проекта 1 и импортировать в него IPC356 от проекта 2
далее при сравнение вылезут ошибки, анализируя выявленные ошибки возможно будет понять в чем отличаются проекты

1. Нажмите для просмотра прикрепленного файла

2. Насколько я понимаю в данный момент у вас два релиза=два проекта. Можно попробовать затащить один из проектов в xDM Design, сформировать там версию 1. Затем сделать версию 2 в которую импортировать топологию из проекта 2 (File>Import>Design_Data). Далее средствами xDM Design можно сравнить две версии между собой, но это если схема не менялась. В противном случае для версии 2 надо тоже сформировать вторую версию схемы в которую импортировать схему из проекта 2. В данном случае можно будет сравнить как схемы, так и топологии.

Если одному Part Number (разъём) соответствует 3 Symbol (граф. изображение ) в ЦБ,то как оформить
такое соответствие в файле mdb ?
Два варианта . Как правильно ?
1. 3 строки одинаковых с одним Part Number и соответственно 3-мя различными Symbols.
2. 1 строка с одним Part Number, а в ячейке Symbol прописать 3 имени Symbols
Считаю основным поле Part Number.

Вообще не вводить Символы в БД - это абсолютно лишнее значение для интегрированного маршрута. Имена символов берутся из PDB в ЦБ.

fill, cпасибо за быстрый ответ.
В БД ,взятого вкачестве образца, есть поле Footprint. Оно тоже не обязательно к заполнению ?
Остаётся только обязательное поле Part Number и всё ?

Да.
Не забудьте включить галочку Use symbol data from Central Library в конфигурации датабука.

Создал .mdb(заимствовав конечно) , соединил с ЦБ.
Проверил , работает.Но выскакивает ошибка , только в случае поиска(набираем любой символ) в поле Symbol(CL).
Причём , если элемент есть в библиотеке , поиск работает правильно ,но выдаёт эту ошибку.
Если через Query Buider поиск , то без ошибок.

Далее в Library выбрать ALL, ошибки нет при любом поиске.

Поиск в любых других полях (кроме Symbol(CL)) не даёт ошибки.

Поиск в сети даёт косвенные ссылки на SQL . Его надо ставить???

Хотя поиск чеоез поле Symbol(CL) работает , не приятно появление окна ошибки.

Окно ошибки во вложении.

При работе с родным нетронутым примером от Ментора возникает такая же ошибка.
В 7.9.1 здесь есть проблема.

VX2.1 проблему не вижу.

Переползаю на VХ...
Если база данных 32бит(ODBC от 7.9.1), а её надо прописать в VХ-e(64bit) и Win7 64bit .До кучи офис 32бит.
Есть ли решение проблемы ?

По идее, ставить 64-разрядный офис, 64-разрядный драйвер ODBC и прописывать в нём старую базу. Сама ж база к разрядности как таковой не привязана.

Спасибо , буду пробовать.

По поводу RSCM.
1. Возможна ли одновременная работа 2 пользователей на удалённом проекте(схема), т.е. один рисует схему на первом листе , второй допустим на десятом листе одного проекта?
2. Проект лежит на удалённом сервере. На моём компе установлен RSCM .В Settings проекта поставлена галка на Enable Concurrent Design . В строке Server Name IP моего компа достаточно для начала работы?

Может кто сталкивался, вдруг поможете.
(для упрощения) Имеем трассу, разделенную резистором на трассу А и Б. И имеем другую трассу без резистора. Они должны быть равны.
Как в CESe сделать так, чтобы длины трасс А и Б во время проверки DRC , были единым целым?

Если резистор Series, то автоматом создается электрическая цепь, состоящая из двух физических. Соответственно установив выравнивание на нее и вторую цепь получим нужное. Или можно также сформировать соответствующие пары пинов (pin pair), например:
в первой цепи есть пины U1.1, R1.1, R1.2, U2.1, соответственно ставим пару U1.1-U2.1, ну а во второй все просто там всего два пина U1.2-U2.2 и установить выравнивание на них.
Если подумать, так и еще есть варианты.

в догонку к ответу fill-a
посмотри https://electronix.ru/forum/index.php?showtopic=135417

Можно ли как-то указать какое переходное отверстие использовать для фанаута по F2 по-умолчанию? Если в проекте только один тип переходных, то всё нормально, а если дополнительно используются глухие например с 1 на 3 слой, то по F2 экспедишн упорно вставляет именно глухие переходные, как это победить?

у меня получилось только через NetClassVia

Может я что-то не так делаю, но таким способом у меня получается задать только тип переходного, т.е. падстек, но всё равно по F2 экспедишн по-умолчанию использует именно переход с 1 на 3, а не сквозное переходное; да, теперь с падстеком аналогичным сквозному, но всё равно с символом 1:3

мда-с
не удача, надо подумать

не получается личным сообщение отправить.

где надо ставить параметр series?
pin-pair попробую, раньше такого не делал =)

CES
в Parts выбери необходимый резистор
в колонке Series д.б. галка, что означает объединение физ.цепей через резистор

1. Если для диапазона 1-3 установить None, а не падстек, то для данного класса цепей глухие переходы 1-3 ставить не будет.

2. Галочка Auto trim through vias в Editor Control автоматом заменяет сквозные на подходящие глухие\скрытые.

Спасибо, то что надо.

Что то не совсем понял по назначению pin pair.
Читаю мануал, написано
«Before you can define discrete pin pairs, you must add the reference designator prefix your design uses for resistor packs (for example, RP, RN, or both). To do so, from the Setup menu, click Settings. From the Settings dialog box, under Design Preferences, click Discrete Component Prefixes, and then in the Resistor cell, add your additional reference designators. For example, when both RP and RN are used as reference designators for resistor packs, and R is the one used for resistors, this cell will now contain all three (for example: R, RN, RP).»
В диалоговом окне
Нажмите для просмотра прикрепленного файла
To Define Discrete Pin Pairs
From the CES Spreadsheet Parts page, right-click a top-level discrete part that begins with the reference designator prefix you added above (for example, RN), and then click Create Pin Pairs.
Но у меня не активно это меню
Нажмите для просмотра прикрепленного файла
Или это по другому создается? Никогда не пользовался pin-pair свойствами.

для изменения или добавления других RefDes зайди в CES через DxD

Определение Discrete Pin Pairs нужно только для резисторных сборок, где без этого непонятно какая нога с какой другой ногой связана через внутренний резистор.

Добрый день! Имеется вопрос по Fablink'у.
Имеется необходимость собрать палету из 4х видов плат. Все бы ничего, но при установке плат он отказывается отрисовывать заполненные плейны на внешних слоях. С чем это может быть связано?
А есть возможность заставить его втягивать графику, расположенную за границами платы? (тоже заполненная. Тоже не отрисовывает. Или проблемы могут быть связаны друг с другом?)
Не отрисовывает именно втянутое из плат. Если просто рисовать сразу в фаблинке - все нормально.

1. Проблему не наблюдаю.
2. Втягивается все что находится внутри Manufacturing Outline.

Спасибо! Удалилась граница Manufacturing Outline, а я и не заметил слона...

УПД
Промучился вчера пару часов, пытаясь добавить одну из плат в палету.
И перебивать стекап пытался и менять порядок добавления плат в палету (зачем...).
Потом закопался и заметил, что единственное отличие - в XE не подтягивается изменение сопротивления из платы... Причем, на 1.8 я изменил по той причине, что, почему то, при 1.7 в плате и схеме (т.е. синхронизировалось нормально!), он все равно присваивал одному металлическому слою сопротивление 1,67... Есть подозрения, что именно это мешает панелизации.

Имеется какая-то скрытая возможность сбросить стекап в плате или заставить XE применить стекап первой платы ко всем остальным, никто не вкурсе? (версия, все еще, 7.9.5...)

Всем доброго вечера, я с очередным глупым вопросом =))

MapPoo, прости, что влез


В Setting CESa нашел вкладку Powers and Grounds.
Что изменится в топологии или где то еще, если поставить галочки напротив выбранных позиций?
И откуда взялись эти позиции? Цепей питания в плате поболее будет

Это свободная страна

Цепью питания считается цепь с большим числом точек связи, чем указывается в цесе в настройках. Вкладка электрические цепи. Power Pin Count.
А по поводу галочки, то в справке написано For each power net you chose that requires constraints, select Visible...
А вот что это значит...

Всем добрый день,
заметил некоторую странность в xPCB 1.2 - при нажатии клавиши delete уже размещенный на плате компонент удаляется намертво, его нет даже в списке Component Explorer. Чтобы снова получить к нему доступ - нужно делать FA, тогда он появляется вновь. В старых версиях 7.9.х при нажатии delete компонент просто переходил в разряд неразмещенных. Соответственно вопрос - это нормальное поведение, либо есть к-н настройка, за это отвечающая?

То что цепь исчезнет из списков цепей в таблицах назначения правил. Обычно правила назначают сигнальным цепям, а цепи питания убирают чтобы не мешали.



Xpedition Layout 2.2 - такого не наблюдаю.

Загрузил видео для демонстрации

Как я уже сказал, в установленной у меня 2.2 такого не происходит Тыц.
Вывод - поставьте более новую версию или патч к 1.2 (их было аж 24, возможно там проблема решена).

Подскажите пожалуйста,
сделал себе рамку A1 для сборочного чертежа путём импорта dxf-файла автокада в cell editor, присвоил пользовательский слой Fab_titleblock1.
Но в редакторе топологии моего проекта этой рамки нет, собственно я сделал ради эксперимента импорт рамки из тренинга, но и этой рамки тоже не оказалось в проекте.
Что я упускаю? Я помню, что мне это как-то удавалось, но к сожалению я потёр старый файлы с компьютера
Нажмите для просмотра прикрепленного файла

Сделали где? В локальной библиотеке или ЦБ.
Если в ЦБ, то надо импортировать данную чертежную ячейку в топологию через Library Services.

Да, в ЦБ. Спасибо, fill!

Столкнулся с аналогичной проблемой.
Но, немного отличается. Как убрать из общей длины третий резистор? По картинке идет цепь U13-R2-R1-U2, но CES считает как U13-(R2+R2)-R1-U2

Общая длина = сумме длин всех отрезков цепи. Т.е. у вас получаются соединения(пары-пинов) (U13.xx-R2.2) + (R2.2-R1.2) + (R2.1-U2.xx)
Если нужна длина по определенному пути, то д.б.
- топология Custom (судя по линиям соединений она уже задана)
- определена специальная пара пинов по определенному пути, в данном случае pin-pair U13.xx-U2.xx

Филл, помогите разобраться.
Была назначена топология MST.
Для цепи до резистора назначил Custom

В итоге, цепь перешла в "Ordered&Open Netlines"

Но общую длину от микросхемы через резистор по прежнему не считает. Подскажите, где и как надо назначить pin-pair, чтобы он считал длину U-R-U. В помощнике размыто и непонятно написано =(

Нажмите для просмотра прикрепленного файла

Все равно не понятно, Вы показали конечный результат =((


Пытаюсь разобраться, как получить его.
1)Присвоил цепи кастомную топологию
2) Назначил цепь DD30,R394-2 и R394-2,R73-2

А как дальше выкинуть из расчета R394-2,R73-2, и сделать чтобы цепь считала U-R-U ? Не пойму.

Попробовал встать на цепь до резистора, выбрать edit-pin-pair, вылезает окно, в котором конец цепи приходится только на конец конденсатора, который привязан к этой цепи

1. Цепь электрическая (a^^^) содержит две физические ( a и b ). Соответственно установить Custom на цепь электрическую. Физические тоже станут Custom.
2. Зайти в Netline Order и в таблице (если запустили из менеджера ограничений) или в топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.
3. На электрической цепи запустить диалог создания пар пинов, тогда будут доступны все пины двух физических цепей из которых состроит электрическая.

спасибо за помощь, подскажите, каким образом сделать "топологии (если запустили из топологии) построить правильную последовательность соединений pin-to-pin. Иначе не будет доступен диалог создания пар пинов.", точней что Вы имеете ввиду?

да, вроде fill разжевал толково
выкладываю проектик аналогичный fill-a
посмотри

в твоем случае самое простое - подтягивающий резистор исключить из Series в CES
поясняю, т.к. цепь "сделать чтобы цепь считала U-R-U" довольно большая, то кусочек между резисторами не сильно исказить картину выравнивания

То что есть два режима манипулирования линиями соединений:
- через таблицу Нажмите для просмотра прикрепленного файла
- непосредственно в графике Нажмите для просмотра прикрепленного файла, подержите курсор на данной иконке более 3 сек. и увидите видео как она работает.

В данном примере, чтобы цепь 0V не включалась в электрическую a^^^, нужно просто объявить ее питанием Нажмите для просмотра прикрепленного файла, тогда не придется на каждом параллельном резисторе снимать галочку Series.

Хорошо, спасибо за советы!