В Route Mode нажимаете F4 и меняете режимы:
Gloss On, Gloss Local, Gloss Off


Когда ведете шину нажмите F10, потом кнопкой F9 выберите как хотите чтоб переходные расположились на плате и фиксируем нажатием кнопки мыши.

Понятно, спасибо

Новые вопросы.
На плате, которую я трассирую сейчас сложная(относительно) структура layer stackup. 12 слоёв. 1-2 blind via, stackup 2-3 blind, via 2-11 и via throuh hole стандарт. Пока не прояснил всех допусков с производством, использовал стандартное ПО. Теперь нужно вводить остальные ПО.
Сделал нужные padstack-и, в CISe определил ПО. В Editor controll, Rotes поставил птицу на Allow one additional via per SMD pad.
Теперь хочу поставить blind via на BGA pade - не ставит. Снаружи от pada нет проблем. Посоветуйте как быть.

С уважением,
РП

Разрешение установки via внутри pad в другой вкладке Editor_Control>Pad_Entry

добрый день!
проблема в следующем: в библиотеке есть part C_0805 и соответствующие ему symbol cap и cell 0805

Нажмите для просмотра прикрепленного файла

рисуем его на схеме

Нажмите для просмотра прикрепленного файла

при попытке создать PCB netlist среди прочих warnings выдаются ошибки
pcb: Note 7626: Part 'C_0805' was added to local PDB.
pcb: Note 7626: Part 'R_0805' was added to local PDB.
pcb: Error 7618: Inconsistencies found between Dx and PDB parts.
pcb: Note 5626: Summary of pcb.err
Status 1, Notes 22, Warnings 31
Errors 1, Failures 0, Fatals 0, Internals 0

что с этим можно сделать?
спасибо!

1. Вы пользуетесь старым путем (через нетлист), соответственно используется упаковщик DxD, который берет информацию со схемы и создает на ее основе PDB и сравнивает его с PDB хранящимся в ЦБ. В данном случае есть несовпадение между ними. Нужно править или символ, или PDB в ЦБ, или отключить проверку ( в конфиг. файле нетлистера много разных опций для управления процессом упаковки).
2. Если будете работать через CDB, то информация будет браться напрямую из ЦБ и такая ошибка исключается (но при этом меньше возможности управлять процессом упаковки).

я так понял, ошибка была в том, что в атрибуте device было имя компонента, а не символа.. после исправления вроде нетлист создался. теперь проблема с forward annotation. из отчета:
ERROR: There is no Part Number: CAP in the Parts
DataBase for symbols with Part Name: and Part Label: .
[Please add the Part Number to the PDB either directly
or by having the project file point to a PDB that contains it.]

что за Part Number и где он должен быть не очень понятно..

1. Part=Device=Part_Number об этом всем уже не раз говорилось. Маршрут показан http://megratec.ru/data/ftp/exp_movie/new/...Change_Cell.avi
2. Если собираетесь изучать методом "научного самотыка", то переключитесь в более простой маршрут показанный в видео http://megratec.ru/data/ftp/exp_movie/new/DxD_CDB.swf

Спасибо.
Да, С 1 на 2й виа работает . Со 2го на 3й слой пока не получается.

Пишет Plow failed и хоть застрелись.

Setup>Setup_Parameters>Via_Clearances

Спасибо Филл, я разобрался(в основном методом тыка) с Via Clearances . Не могу сказать что это в Менторе сделанно удобно. Но работает вроде бы. Ещё не делал drill file. Надеюсь там не будет проблем. Что мне не понравилось, работая на версии 2005 (пока ещё). На примере: С CS сделал fanout в микроBGA (pitch 0.5mm) и получил array vias (196 vias, 14x14), 10.7 миль вхешний диаметр, сверление 4 миля. Нахожусь на 2м слое. Via grid array 0.5mm. Выбрал via blind 2-3, пытаюсь поставить прямо под via 1-2, кликая мышкой, не ставит. Выхожу проводником на 2м слое вверх влево по-диагонале в гриде .25мм , ставит via 2-3 под via 1-2. Тоже самое не работает если выхожу проводником вверх вправо либо вниз. Выглядит как глюк.

Новый вопрос. Мне нужно поменять местами signal layer с plane. На сигнальном слое много разведённых проводников. Как быть?



Разобрался сам, Спасибо

Новый вопрос.
Как поменять ПО разом? Пока я это могу проделать каждый раз только с одним ПО.

Сначала определяете в Setup Parameters новый тип ПО (Via Definitions).
Затем выбираете Edit-Modify-Padstack Processor-Padstacks
Выбираете нужный вам пэдстек ПО и заменяете на требующийся. Проследите
чтобы внизу меню было выбрано All Padstacks.

Удачи.

снова здравствуйте
проблемка с созданием gerber файлов. говорит ошибка чтения gerber plot setup file, хотя он есть и я в него вроде как доже сохранил требуемую конфигурацию.. подскажите пожалуйста, как этот файл правильно создать?

спасибо

из GerbPlot.txt
Error: Unknown keyword <\\PCB\\OUTPUT\\GERBER\\SOLDERMASKTOP.GDO"> at line # 18
Error: Unknown keyword <\\PCB\\OUTPUT\\GERBER\\SOLDERMASKBOTTOM.GDO"> at line # 23
Error: Unknown keyword <\\PCB\\OUTPUT\\GERBER\\ETCHLAYER2.GDO"> at line # 86
Error: Unknown keyword <\\PCB\\OUTPUT\\GERBER\\ETCHLAYER1TOP.GDO"> at line # 91
Error: Unknown keyword <\\PCB\\OUTPUT\\GERBER\\DRILLDRAWINGTHROUGH.GDO"> at line # 100

Error, There were 5 plot description errors detected
in file '.\Config\PlotSetup.gpf'
Error generating Gerber output

Ну а что в строках 18, 23, 86, 91 и 100 в файле PlotSetup.gpf?

..GerberOutputPath "C:\\Mentor_Projects\\VM\\Новая папка\\PCB\\Output\\Gerber\\SoldermaskTop.gdo"
..GerberOutputPath "C:\\Mentor_Projects\\VM\\Новая папка\\PCB\\Output\\Gerber\\SoldermaskBottom.gdo"

и т.д.

а русские буквы в именах папок не смущают?

чъерт :[
спасибо большое, теперь норм

Эй, с Вами все в поря

и пробелы!

Подскажите, пожалуйста, проблема в следующем: пытаюсь сделать board outline сложной формы - импортирую на пользовательский слой графику в dxf, объединяю все линии в замкнутый многоугольник, пытаюсь сменить тип многоугольника на board outline и - появляется ошибка, что это невозможно сделать - словом, все сделано по инструкции и не работает

Где-то есть пересекающиеся сегменты, т.е. они не встык друг к другу, а внахлест. Разбейте фигуру и попытайтесь последовательно добавлять - найдете проблемное место.

вообще то expedition обычно просто не дает объединить сегменты в цельную фигуру, если не четко встык. А здесь мы видим, что фигура объеденена...Хотя, конечно, трудно представить себе другую причину.

Посмотрите внимательно на скриншот - свойство объекта Polyline, а должно быть Polygone

Действительно в местах скруглений сегменты были внахлест а не встык , перерисовал - и все получилось

fill, спасибо большое!

Такие вещи иногда проще отлавливать если экспортнуть сначала в hkp, текстовый формат всегда легче разобрать, особенно если координаты отличаются на доли миллиметра.

проще поверхе в сетке перерисовать - тогда все совпадет.
или выделением сегментов и правкой координат в их свойствах

Включите Hover Snap и курсор будет сам прыгать по конечным и средним точкам фигур при операциях Режима Рисования (Расширенный тренинг по ExpeditonPCB ) Нажмите для просмотра прикрепленного файла

Возникла проблема после обращения к отложенному проеку, пришлось вносить кое-какие изменения. После анотации проекта не отображаются негативные слои.
WG2005
В проекте 8 слоев, 2 из них - негативные. Один полностью GND.
Другой PWR.
Причем если убрать галочку с Display Active Layer Only, то видно что данные генерируются по слою. А отредактировать и просмотреть его я не могу. Может кто сталкивался с подобным.

Вопрос на тему board outline, routing outline. Как сделать, и можно ли это вообще, указать системе границу внутри платы. Что-то похожее по типу на board outline.

Другой вопрос. Если нужно выполнить графику для Flex board. Есть ли для этого инструменты в MG?

BR

В Editor Control на первой вкладке включите галочки напротив негативных слоев в табличке Enable Routing & Direction Bias. Тогда они станут доступными для редактирования. У меня тоже в WG2005 они частенько после прямой аннотации отключались сами, в EE2007 такого пока не замечала - отключаю только сама для более удобного перехода со слоя на слой при трассировке.

Имеется ввиду вырез внутри печатной платы произвольной формы? Тогда тип объекта Contour.

1. Если просто запретить размещение-трассировку, то Placement_Obstruct, Routing_Obstruct.
Если вырез, то Contour.
2. А в чем проблема? Flex поддерживается - например Нажмите для просмотра прикрепленного файла

Спасибо за подсказку,
Речь идёт о вырезке внутри платы. Поэтому все три атрибута Contour,Placement_Obstruct, Routing_Obstruct релевантны.

По Flex board, Там плата Flex-Rigid. Rigid часть - 8 слоёв, Flex часть 4 слоя, двумя кабелями с воздушной прослойкой.

В PCADe до этого сделал 2е версии этой платы. Теперь замахнулся сделать 3-ю версию на Менторе. Опыта всего 1а плата. И то не закончена ещё на 100%.

Готовлю плату к выпуску. Не могу найти как сделать таблицу с текстом ТЗ. Нужны также таблицы layer stackup и via stackup.

Помогите найти это в MG.

Может есть какие-то утилиты для этого. Пока, то что я нашёл - это импорт через DXF. Разве это удобно для работы?

Уважаемый форум. Новый вопрос. Скажите пожалуйста, вот у меня в Constrains записано что все соединения которые не имеют отношения к rule area или к net classу имеют стандартные проводники скажем 4-5-6 миль. Этот класс цепей (по-умолчанию) вклучает в себя все цепи с именем Nxxxx. А среди этих Nxxx есть и цепи питания. Например развязка через феррит итд. Цепь что между ферритом и ножкой микросхемы может тоже относиться к шине питания. И тут возникают несколько проблем. В первом случае мне нужно поменять толщину проводника динамично(не после разводки проводником с 5 на 12 миль, а до разводки). Вы скажете, что нужно поменять установку в CISe. Но я этого не делаю, потому что при минимальном изменении netlisта из Orcada произойдёт изменение и имени данного соединения. А старое имя уйдёт к другому соединению, которому не нужно изменение толщины проводника. Другой сценарий. Мне нужно выйти из ножки микросхемы с толщиной проводника не больше толщины (диаметра) ножки или бола. Скажем ножка 12 миль, а проводник относится к классу power(15-20-25).

Как работают в подобных ситуациях?

Test points
Была установка в Setup parameters на cell name.
Я её отменил. Но Test points не пропадают. Вижу их во внутренних слоях.

Что делать?


На предыдущие вопросы ответить желающих не нашлось. Может быть вопросы заданы не корректно?

То, что Вы видите во внутренних(!?) слоях ,это тестпойнты, которые имеют своё отражение в Display Control, a именно - в закладке layers в группе pads есть test points- top и testpoints-bottom. Если Вы даже убрали из Setup Parameters testpoints, то это не значит, чо уже поставленные на плату тестпойнты исчезнут, просто программа не позволит их устанавливать дальше, а имеющиеся уже надо удалить ручками

Чтобы быстро понять суть вопроса:
Для начала опишите как вы их делали в PCAD и будет понятно, что и как можно сделать в Exp.
Также сформулируйте в чем видите основные трудности?

Но они же у меня в нетлисте. Что удалить что бы поставить заново?

По идее процесс прямой\обратной аннотации через OrCAD_Capture_IF должен исключать проблемы изменения имен (к сожалению самому проверить пока не представляется возможным). В конце концов можно же такие цепи принудительно назвать и тогда они и в CES останутся неизменными.
А вообще гипотетически рассматривать всегда трудно. Дайте конкретный пример, будет проще дать ответ.



Есть спец. тип CELL - Drawing нарисуйте таблицу и вставьте текст, рисунки. Потом разместите на плате. Или сразу на плате рисуйте - в пользовательских слоях.

В 2007 есть спец. редактор Drawing_Editor, одна из функций встроенных в него - генерация cross-sectional layer stackup.

Пардон, не понял, зачем тестпойнты в нетлисте?

Так повелось встарь, что test points стоят в схеме и привязанны к netlist-у. Так многие делают и я не единственный.





В ПКАДе можно делать всё что угодно. Нет никаких строгих запретов. В Менторе как я опишу что часть платы имеет 8 слоёв, часть - 4. А 4 слоя они внутри разделены на 2 гибкие ленты. Я послал Вам проект на ПКАДе.

А для чего же тогда Automatic Testpoint Assigment? Этот модуль выдает вам полный список всех нетов, а вы выбираете, куда и сколько тестпойнтов поставить на каждый нет. Кроме того, часто случается, что из-за отсутствия места, невозможно поставить некоторые тестпойнты, и тогда вы в этом модуле можете просто убрать их из списка, чтобы не кричало DRC. Причем, тестпойнты устанавливаются автоматически, а если нет, то можно и вручную.

Понимамете, я с Вами абсолютно согласен. Вопрос сейчас - как сделать чтобы эти ТП не светились в других слоях и так что бы они остались как компоненты на плате.

Просто отключите их в Display Control

Если я это делаю, то на плате остаётся дырка от SMD test point. Только fanout торчит.

Ну и что? Ведь что такое - тестпойнты? Это металлизированные пэды на топ или боттом, освобожденные от солдер маски и без пасты, к которым подходит матрица из иголок. Поэтому Вы и не можете ничего видеть на внутренних слоях, ведь тестпойнт обычно строится, как smd pad. Хотя, конечно, по просьбе трудяшихся, можно использовать и другие пэдстэки. А дырка от тестпойнта может быть видна только на внешнем слое, верно?