и выглядит это всё след образом... см прикрепление.

State полигона на картинке Draft, перед созданием герберов, в очередной раз, в режиме рисования вычистил эти tie leg, создал полигон, герберы. При работе с Камом нашёл свои недоработки, надо перерисовать полигон. Вот тут вот проблем вылезла вновь, tie leg'и зафиксились и всё. Удалю, сделаю полигону Static и с легами будет всё ок, (не будут зафиксины), но чувствую как ток я опять начну движения в плейн ассигмент, так сразу леги зафиксятся.
В классх плейнов, термобарьеры - preferred ( с фиксами такая же песня)
Полигон создаётся по route board. В тех полигонах которые имеют нарисованные (обозначенны) границы plane shape - бага нет.

эти кусочки проецируюся на все слои, в которых есть цепь. Т.е. полигон земли в топе и боттоме, так же эти кусочки есть и во внутреннем слое земли, перемыкая полигоны между собой.

Вообщем как то совсем непонятно.


з.ы. надеюсь понятно, что сказал )))

upd вторая картинка из кама, в прозрачном режиме показыны tie leg'и с другого слоя. И такого треша на внешних слоях очень много.

вообщем от бага избавился след образом. Все полигоны земл(1,4,6 слои), которые заливались по принципу "Use route boarder as plane shape" переделал на отрисованные плейн шейп, cнял вышеназванный буттон "по контуру"... Т.е сам создал нужный мне контур и залил. А плейн шейп сделал по углам платы, ничего не вырисовывая относительно других плейнов, и в добавок сделал "Send Backward"
Сейчас треша никакого в герберах нет.

вот такой вот забавный баг убил 2 рабочих дня ))


забавный был момент ещё, что удаляешь полигон, а жучки остаются ... пока ручками в draw режиме не удалишь каждый..

Вам повезло, что заметили в герберах. А если бы в серию пошло?

угм. стараемся проверять в герберах всё, что плохо лежит...

Ну так обратитесь к изготовителю и спросите у него какой из диаметров является определяющим - скорее всего b. Второй диаметр вытекает из первого, т.к. является производной выбранного тех процесса.

А как тогда грамотно поступить с дизайн рулезами - ведь если я увеличу "a" - то уменьшится зазор "c-a", выйдя за пределы технологического допуска. А занизить его для именно этого слоя я не могу, так как на одном и том же слое такие via могут как и начинаться, имея размер "b", так и заканчиваться, имея размер "a".

Если у вас несколько buildup слоев (а не только два внешних) в которых вы будете делать такие переходы, то для каждого вида перехода (слой-2-слой) придется сделать свой padstack, в котором и зададите размер площадки ( d ) на слое с которого пробивают отверстие и ( с ) на который пробивают. Диаметры отверстия, как уже было сказано, взамосвязаны т.е. если сделать ( b ), то внутри получится ( a ) и наоборот, т.к. это происходит из-за технологии пробивания отверстия, посмотрите книгу по HDI http://electronix.ru/forum/index.php?showtopic=58403. Вы не можете сказать я хочу ( b ) такой-то, а ( a ) такой-то, ибо размер ( a ) получится от заданного ( b ), толщины розового слоя и выбранного технологами варианта пробивания отверстия, или наоборот ( b ) получится от ( a ) и тех. процесса.

Или третий вариант, а именно мой случай - тех. процесс получится из заданных мной ( a ) и ( b ). Т.е. я выберу из доступного мне множества ( a ) + ( b )+толщина+процесс подходящий для пр-ва моего девайса из всех возможных вариантов, предлагаемых мне тайваньцами. Но суть не в этом. Я хочу понять, как мне сделать такие дизайн рулезы, чтобы перекрытие переходнушки металлом для via(1->2) на слое 2 было одним, а перекрытие металлом переходнушки 2->3 - на слое 2 - соотв. другим, большим (если нельзя задать отверстие-конус, что избавило бы от этого вопроса автоматом). Сорри за терминологию, применяемую при проектировании топологии ИС, но технологии тут практически идентичны, и я отношусь к проектированию такой платы больше как к родному, проектированию топологии ИС, а не классики PCB.

PS. За ссылку на литературу спасибо, но она к заданному мной вопросу отношения не имеет. Я не спрашивал про технологии, я лишь хочу узнать, как мне сделать нужное мне действие в заданной программе.

1. Вы хотите сказать что при проектировании IC вы задавали отверстия-конусы? Насколько я помню проектирование IC (которым занимался очень давно), задается маска для отверстия на слое с которого травят, т.е. в вашей терминологии для via(1->2), задали отверстие 10мкм на слое 1, получим к примеру 8мкм на слое 2 (полученное значение зависит от параметров тех. процесса, т.е. глубины травления, материалов и инструментов). Т.е. мы не задаем конус, он просто получается из-за технологии травления. Поэтому по аналогии с IC определяющим параметром является ( b ), а ( a ) зависит от него и тех. процесса.
2. Зазоры в PCB считаются между краями площадок (pad). Площадки задают в padstack (можно для каждого слоя задать свою). Объясняю на примере (если так не понятно), делаем два padstack:
Via(1->2)
слой1 - 10мкм
слой2 - 8мкм
hole 4мкм - если вам по барабану к какому из диаметров привязываться, то лучше привязаться к меньшему т.е. к ( a ), тогда софт не будет ругаться на размер перекрытия, величина ( b ) будет например 6мкм исходя из заданного вами тех. процесса (оговариваете это с производителем), при этом ( b ) нигде в системе отслеживаться не будет; или наоборот считаете что размер отверстия это ( b ), что более логично с точки зрения производства, но тогда можете нарваться на то что система будет считать недостаточным перекрытие на следующем слое (где площадка меньше), т.к. отверстие не считается конусным.

Via(2->3)
слой2 - 12мкм
слой3 - 10мкм
hole 4мкм

Нет, при проектировании IC я задаю для каждого слоя металла по два разных дизайн рулеза на перекрытие металлом переходного отверстия. Т.е. например - METAL2 контачит и с VIA1 (M1->M2) и c VIA2 (M2->M3). И у меня два рулеза есть - OVERLAP METAL2 VIA2 0.4 um, OVERLAP METAL2 VIA1 0.35 um. Что означает, что минимальное расстояние от края отверстия VIA1 до края металла, на который VIA1 контачит, 0.35 микрон, а то же, но VIA2 - 0.4 микрон. Таким образом DRC обругает все некорректно описанные "контактные площадки", где оказалось недостаточно металла вокруг via, при том проверяя площадку на слое METAL2 для VIA1 и VIA2 по разным правилам. Да и нету в технологии IC (в тех, с которыми я дело имел) конусов, точнее есть, но они могут быть как прямыми, так и обратными, с плюс-минусом. Главное, что в IC-софте они в принципе поддерживаются через разные перекрытия для разных via.

Т.е. я сам задаю площадки, они на моей совести, и полностью проверить соответствие площадок (перекрытия ими отверстий) технологическим нормам в DRC не представится возможным, так как мне придется задать одинаковое перекрытие отверстия металлом ("вторым") и для VIA(1->2) и для VIA(2->3)? А про зазоры все понятно, об этом вопросов собственно и не было.

Для начала сформулируйте какие Shape и на каких Layer у вас есть в объекте называемом VIA, в приведенном вами примере из IC. И сразу станет понятно, что у вас есть, а так же что и как проверяется.
Операция OVERLAP в DRC производится обычно не на объектах (т.к. они содержат много фигур), а на фигурах (Shape) в конкретных логических слоях проектирования (не путать с физическими слоями идущими в фотошаблон).
Если у вас VIA1 и VIA2 это фигуры в логических слоях, и обе они присутствуют в объекте VIA, то тогда вы как раз и формируете трапециевидное отверстие. Но при этом получается что VIA1 и VIA2 не могут служить маской для изготовления, т.к. на слое 2 появятся фигуры и от переходов 1-2 и от переходов 2-3 (ибо VIA2 присутствует и там и там).

Операция OVERLAP в DRC (в маршруте топологии ИМС) производится в конкретных физических слоях. Соотв. METAL2 это физический слой, представляющий металлизацию №2, VIA1 это физический слой, представляющий переходные отверстия METAL1->METAL2, а VIA2 - физический слой, представляющий собой переходные METAL2->METAL3. Соответсвтенно в слое METALn сама разводка, а в слоях VIAn - "квадратики" на местах переходнушек, они там квадратные, а не круглые, но это не суть важно. Цель DRC - проверка того, что отправляется на фабрику, на соответствие ее требованиям, поэтому проверяется именно выходной "физический" GDS-II формат, непосредственно представляющий маски для технологии. Да и вообще, хрен ли толку с такого DRC, который проверяет что-то логическое... Он должен давать гарантию того, что то, что я отправляю на фабрику, соответствует требованиям.

При этом операция OVERLAP METAL2 VIA1 выглядит примерно так (на языке DRC-проверялки hercules, менторовская калибра тоже имеет похожий синтаксис):



где и описано, что дырка, геометрия которой представлена объектом (в данном случае полигоном) в слое via1, должна быть перекрыта 1-м металлом на 0.2 микрона, вторым металлом на 0.15 микрон, и при этом перекрытие должно быть полным, и оно обязательно. ("V1.x" это не версия, а сокращенное название конкретного правила из design rules, а NOT это сокращенное AND NOT). Соотв. для всех VIAn есть по паре таких рулезов.

Хм... А может взять Mentor Calibre, экспортировать плату во что нить, с ней совместимое, и проверить? В калибре точно можно сделать все то, о чем я спрашиваю, и калибра "впереди планеты всей" по качеству DRC-контроля....

Хоть и не приведен пример описания ОБЪЕКТА Via, все таки стало понятно, что VIA1 это слой и он один присутствует в переходном 1-2. Тогда получается что это переходное отверстие представлено тремя фигурами: METAL1-VIA1-METAL2 т.е. размер КП меняется, а дырка нет ( a )=( b ). В PCB DRC по умолчанию проверяется только один размер перекрытия Minimum Annular Ring.
В Batch_DFF послойно Нажмите для просмотра прикрепленного файла

Если хотите создать свои правила проверки (как в IC) то флаг вам в руки - берите Automation и пишите.

Или File>Export>GDSII и проверяйте в любом верификаторе IC.

Ну ясно дело не приведен, ибо там нет такого объекта. В маршруте ИС все просто - каждой маске (фотошаблону для литографии) по слою, и вперед. VIA это полноценный слой, маска, сделанная из которого, обеспечивает травление отверстий в диэлектрике и последующее заполнение их проводником.
Вот это собственно я и хотел узнать, после того, как узнал о невозможности задания конусного отверстия. Мне просто почему-то представлялось, что для плат это (конус) по идее должно быть как-то реализовано, в т.ч. и для вычислений в моделяторе типа гиперлинкса.

Это подразумевается windows COM/DCOM/DDE? Или в самом expedition есть встроенный механизм с таким названием? Если первое, то облом-с... Linux кругом.

Ну это радует

1. А это тогда что по вашему Нажмите для просмотра прикрепленного файла
Любой процесс полу и автоматической разводки подразумевает создание комплексного объекта VIA.

2. В отличие от проектирования IC, где зачастую оперируют только простыми фигурами (особенно при создании стандартных ячеек и блоков), в проектировании PCB оперирую комплексными объектами, поэтому достаточно проверить внутренность объекта при его создании и на плате уже только отслеживать зазоры объект-объект, ибо сколько бы раз вы не разместили корректный объект на плате правила внутри его элементов не будут нарушены. А в IC если вы нарисовали все простыми фигурами, то все их и придется проверять.

А я не работаю в этой среде. В ней может и есть, но я об этом не в курсе. Я работаю в синопсисе (CosmosLE, Custom Designed LE), там нет таких объектов.

Ну с натягом ЭТО конечно можно объектом назвать, но это лишь скрипт, который максимально плотно исходя из DR (design rule) заполняет слой VIA переходнушками соединяя два прямоугольника в двух металлах. И об этом "якобы объекте" знает только сам редактор, а ни DRC, ни LVS даже об этом и не догадываются, и не должны догадываться. Им не важно, вручную я via поставил, или скриптом среда сгенерила. Такими темпами, кстати, и любой PCELL можно объектом обозвать, хотя это такой же параметризованный скрипт-рисовалка. И такой "псевдообъект" DR не может нарушить априори, так как генерируется автоматически исходя из DR самой средой.
Собственно мы далеко от темы ушли. Да и автоматическая разводка меня не интересует.

А такой случай, когда несколько слоев объединяются по какому-то закону в один, не рассматривается? Проверив DRC на каждом из них по отдельности мы в результате не имеем гарантии, что то, что пойдет на фабрику, а именно объединение этих слоев, будет корректным. Когда речь идет о простой плате, такого разумеется и не бывает. А когда HDI, да серьезный HDI....

1. Ну так поинтересуйтесь принципами работы на Standard_CELLs и Blocks - поймете что они близки к платам.
2. Вы упорно не можете понять что можно оперировать не одной фигурой, а сборкой фигур. Когда проводят трассу в плате или между Standard_CELLs и Blocks при изменении слоя, в случае если ширины трассы недостаточно для осуществления перехода, то появляется как минимум три фигуры (металл1-соединитель-металл2), а не одна.
3. От типа платы это не зависит. Приведите хотя бы теоретический пример, когда нужно объединить слои на плате и это приведет к нарушению зазоров.
4. Видимо вы никогда не встречались с иерархическими DRC и LVS, а работали только на уровне MASK. Ибо при работе на иерархическом уровне как раз и DRC и LVS понимают что такое комплексные объекты и не опускаются до уровня примитивных фигур.

А что интересоваться-то, если это не та тема... Я занимаюсь как раз разработкой собственно этих cells/blocks. И четко знаю, что именно эта задача близка к ручной разводке HDI-плат. Разница лишь в том, что элементы не паяются, а формируются примерно теми же методами, что и дорожки, и переходнушки. А то, о чем Вы - это ближе к автоматической и полуавтоматической разводке, что меня (пока) мало волнует.

Встречался. Куда же без него. Иерархическое DRC вызывает из-под себя построение MASK-слоев на базе переданных им псевдообъектов, после чего "сдает" результат построения тому же фабовскому скрипту проверки MASK-слоев, который анализирует чистую графику теми же элементарными операциями AND OR NOT SELECT INTERNAL EXTERNAL ENCLOSE и т.д. Как не выкручивай, а DRC проверяется именно в графических слоях и именно тем скриптом, который дал фаб, и ни чем более.

А вы не понимаете, что этот уровень, ауторутера, меня мало интересует. Я полностью ручную разводку делаю. И в CosmosLE. И в Expedition тоже.

пол-платы в этом слое plane, а в другой пол-плате - обычный сигнальный. На стыке их - он то туда, то сюда залезает. Соответственно я развожу в двух слоях, один чисто plane, второй чисто сигнальный, потом их объединяю, инвертируя plane. Если сделать неаккуратно - можно напортачить.

Я вообще что-то недопонимаю, к чему все это, если я уже получил все ответы на поставленные мной вопросы, и всем удовлетворен? И понял, что самое близкое для меня решение состоит в экспорте в GDS-II и передаче на проверку в hercules/dracula/calibre, в которых я ориентируюсь как рыба в воде.

1. Поднимитесь на уровень выше и попробуйте соединить ваши стандартные ячейки и блоки, в большой блок или кристалл. Тогда и поймете, что нормальный иерархический DRC может работать не залезая внутрь уже ранее проверенных стандартных ячеек и блоков. Тоже самое и LVS может проверять соотвествие на уровне соединений между стандартными ячейками и блоками. Он может считать ячейки и блоки "черными ящиками" и не лезть внутрь, не проверять соотвествие на уровне транзисторов. Говорю вам об этом потому что VIA в плате это аналог стандартной ячейки, и зачем проверять ее содержание на плате если оно уже проверено на этапе создания padstack.
2. Из того что вы написали складывается впечатление, что ТРАССИРОВКОЙ вы не занимаетесь, а занимаетесь РИСОВАНИЕМ графики представляющей проводники и элементы соединений. Мне не понятно зачем так "изгаляться" поэтому и уточнял ваш процесс. На мой взгляд это не производительно, но если вам так удобнее, то это ваше право и я не буду больше пытаться навести вас на мысль о том что можно работать и по другому.
3. Возвращаясь к начальному вопросу и рисунку: если вы сделали
- PADSTACK перехода 1-2 в котором задали d=20мкм b=12мкм c=14мкм и производитель гарантирует вам что при таком значении b значение a=8мкм, то получается что покрытие на слое 1 равно 4мкм, а на слое 2 равно 3мкм.
- PADSTACK перехода 2-3 в котором задали d=18мкм b=12мкм c=16мкм и производитель гарантирует вам что a=8мкм, то получается что покрытие на слое 2 равно 3мкм, а на слое 2 равно 4мкм.
И такие параметры получатся в каждом месте где разместили VIA как PADSTACK. а не рисовали VIA как набор фигур. Поэтому и проверять каждый instance перехода на плате бессмысленно.

Да хоть на 10 уровней выше, а ни одна известная мне проверялка (dracula/assura/calibre/hercules) не умеет работать на уровне блоков не раскрывая их до полной графики. Да и не нужно это никому. Это RC-экстракция умеет. А DRC/LVS - нет. Что касается всяких там DRC on-the-fly при интерактивной разводке - так это пародия на DRC, она и одной десятой всех правил не проверяет.
именно этим и занимаюсь, в углу платы, которая примерно 1/4 всей площади, примерно 1.5х0.8 см. Я и сам не думал, что "изгаляться" так придется.

ICverify уже более 15-ти лет имеет два режима: Direct и Mask.
Смысл применения простой: разместили тысячу стандартных ячеек создавая блок, внутри ячеек все уже проверено, нас интересует не нарушены ли зазоры между ячейками, трассами и т.п. а также правильно ли соединены ячейки между собой (не правда ли сильно напоминает работу на плате). Проверка на таком уровне производится намного быстрее, да и работать с результатами проще. Проверку же на Mask уровне проводят только на финальной стадии и на стадии создания самих ячеек.

Только вот что-то фабы для такой проверялки RUNSET-ов не дают. Да и среди "чипостроителей" она крайне малоизвестна. Все поголовно, с кем я реально и виртуально знаком (кроме Вас) используют именно четверку Assura/Dracula/Calibre/Hercules. И никаких других проверялок, так как после любой пары из этих гарантия уже 100%, и остальные действия излишни. Еще важный момент - самые распространенные PAR-тулзы, а это Astro, IC Compiler и SOC Encounter используют при всех видах DRC/LVS именно кого то из указанной мной четверки. В общем-то я верю, что такой тул есть, только вот он почти никому не нужен.

Не верю. Уж куда проще может быть, чем стандартное указание координат и типа ошибки. Плюс отрисовка области ошибки в спец-слое.
Вот только не надо об этом мне рассказывать Я с этим почти каждый день уже несколько лет работаю.

С большим интересов прочитал высоконаучную дискуссию SM и fill

Очень хочется вставить свои 5 копеек.
1. Непонятно, для чего делать разные площадки?
Первая мысль - экономия площади на 2-м слое... Вообще, экономия незначительная, при указанных размерах всего 25 мкм. Но и это хлеб при значительной плотности трассировки. Правда, при этом нарываешся на неприятность в будущем - насколько я знаю, эта конусность не гарантируется. При незначительных изменениях технологии изготовления ПП второй диаметр может и измениться. Если в бОльшую сторону - гарантийный поясок не будет выдержан.
2. На заводе герберы будут проверяться в КАМе, который так же, как и Ментор конусных отверстий не понимает, и он покажет на втором слое сплошное нарушение пояска... Опыт показывает, что заводчане изменят эту фишку, не ставя в известность заказчика. Уж если не смогут, тогда будут приставать с распроссами. Кстати, в файле сверления какой будет размер инструмента - по первому слою или по второму? В КАМе отверстие будет на обоих слоях равно диаметру инструмента.
3. Процесс слияния в одном слое плэйна и сигнального, мягко говоря, надуманный. Expedition позволяет в плэйновом слое делать трассировку. Никакое слияние в этом случае не требуется. Соответственно и инструмента проверки для этого случая нет, он просто не нужен.
4. САПР тем отличается от Корела или Фотошопа, что в нем трассируют плату, а не рисуют. Во втором случае теряются не только преимущества САПРа перед рисовальным пакетом (например, такие, как интерактивное отслеживание ограничений), но и просто нет сквозного проектирования. Как рисованные связи бьются со схемой?
5. Хотя в Expedition и есть проверка минимального пояска ( я имею ввиду Batch DRC, а не КАМовские проверки Batch DFF), реально она не нужна. Дело в том, что Via, это библиотечный элемент, а библиотеку эффективно проверить средствами САПРа невозможно. Например, зеркально сделали Cell, или размер площадок неправильный. Библиотека проверяется руками и головой на этапе ее создания. А ошибки в ней зачастую вылезают при монтаже или настройке.
Поэтому и нет необходимости проверять, в центре ли отверстие или нет, оно там, где его поставили изначально. А рисовать кружок, потом дырочку... это как гланды дергать через заднее место (sorry ).

Все-таки использовать любой пакет надо по назначению, а использовать, к примеру, PCAD для верстки брошюр, а потом пенять на него, что в нем нет спуска полос...

1) Именно экономия. Мне эти 25 мкм очень важны. Более того - более маленькая площадка принципиально не нужна, так как отверстие не пробивает этот слой металла, а кончается на нем, его не повреждая. Т.е. VIA состоит из ОДНОГО слоя металла, в котором пробивается более большое отверстие, отверстия в диэлектрике, и металлизации, проходящей от пробитого металла к непробитому.

2) Уведомят, и, более того, пришлют герберы на проверку мне и на последнюю подпись. Ибо уже нарывались.

размер инструмента... Какой фабрика скажет, такой и будет, а рулезы ДРЦ я подгоню исходя из этого. И вообще, это не сверление, а либо травление, либо прожигание.

3) Это я как пример привел. А если в Exp можно делать трасировку в плейне, вери гуд.

4) Так я все таки не просто рисую полигон, а рисую полигон из металла, представляющего электрическую цепь. Это так, к слову.

5) Изначально я вообще не хотел делать более маленькую контактную площадку из-за особенности технологии, описанной в п.1, и ставить VIA прямо "над" достаточной по ширине дорожкой. При том в "объете" VIA иметь лишь "пробиваемую" КП и отверстие. Ну и соответственно потом чтобы DRC проверило корректность расставления этих VIA. Хотя теперь после всей этой беседы веду активный разговор с технологами, и, вроде как, поясок-то и не обязателен на непробиваемом слое вообще. В общем "мути" в этой технологии для меня еще хватает пока.

Нажмите для просмотра прикрепленного файла

Т.е. вы не видите разницы в работе с тысячью ячеек или десятками тысяч DEVICE?
Чип на миллион транзисторов вы тоже полигонами рисуете?

Я другое вижу. Я вижу, что работа с физическими слоями, несущими графику, без каких либо привязок к Cell или Device сводится к простейшим и элементарным операциям AND, OR, NOT, INERNAL, EXTERNAL и т.п., применяемым непосредственно к графическим объектам топологии, и описанным в runset-е. Ничего проще не придумаешь. DRC-проверке вообще не надо знать никакой информации ни о каких объектах, целлах, девайсах. Она должна лишь проверять соответствие набора масок правилам. Да, можно еще проверить дополнительно при помощи этой извращенной целлоориентированной проверялки, предварительно еще и заплатив за лицензию на нее, после того как менеджеры убедят "лоха" в том, что эта проверка полезна. Но это просто лишнее действие, никак не повлияющее на signoff. А время, за которое проходит DRC - на вдупель забитом кристалле 8х8 мм при 0.35 микрон и трех десятках правил - это около минуты. При проверке разводки на std cell - отключаем все правила, связанные c POLY и глубже, зная, что они уже внутри CELL-ов корректны, оставляя только правила, касающиеся METALn и VIAn, которые формирует рутер, получаем зверское ускорение. Все. Просто, быстро, без лишних действий и софтин. Одной калиброй (дракулой, геркулесом) по всем фронтам с signoff-ной точностью и гарантией. Что мне даст эта доп-проверялка? Пару миллисекунд ускорения? А нахрена мне оно, докучи еще и не гарантированное? Даст на выходе вместо координат ошибки идентификатор ячейки, с которой эта ошибка связана? Опять же, нахрена козе баян, мне быстрее ввести координату и исправить там глюк.

Чего уж говорить о платах, где DRC-правил раз-два и обчелся.

LVS - при работе с авторутером на std cell-ах это вообще чисто формальность, необходимая для signoff. Ни разу не видел LVS-глюка на этом этапе. LVS важен лишь при разработке самих целлов и блоков на уровне транзисторов/резисторов/прочихдевайсов. В результате "ячейкоориентированный LVS" опять оказывается только лишь маркетинговым делом компании-разработчика EDA-тулзов.

Короче, надоел мне этот флейм ниочем.




Нет. Я сами блоки аналоговые полигонами рисую. И аналогично на плате - если есть какой то кусок, где мне проще и быстрее нарисовать полигонами прямо в PCB, так я так и нарисую.

1. Более того - более маленькая площадка принципиально не нужна, так как отверстие не пробивает этот слой металла, а кончается на нем, его не повреждая. Т.е. VIA состоит из ОДНОГО слоя металла, в котором пробивается более большое отверстие, отверстия в диэлектрике, и металлизации, проходящей от пробитого металла к непробитому.

Площадка таки нужна снизу, т.к. донышко у Via все-таки есть. Т.е. кроме перечисленного есть еще площадка на втором слое и, чтобы не влипнуть, ее надо учитывать. Вдруг дорожка под ним по ширене окажется меньше донышка?
Но, исходя из вами сказанного, разные рулезы для проверки ободков не нужны. Делаете виашки, 2 типа. У первого на топе и воттоме 250 мкм, к примеру, внутренний 200 мкм.
У второго топ, боттом и внутренние без разницы какие, но на 2 слое 250 мкм, а на 3-м 200 мкм. Ну и на зеркальных (например, 11-м и 10-м) так же. Отверстие, к примеру, 100 мкм (вход сверху). Тогда вы знаете, что виашки валидные, их не имеет смысла проверять на минимальный поясок. Можете задать в CES правила для выделенных класов цепей, в которых они будут использоваться, тогда Expedition сам будет их ставить, когда вы цепь переводите со слоя на слой (ручную трассировку имею ввиду, не только автомат). Тогда DRC будет проверять зазоры, как ему положено, то, что при переходе 1-2 стоят виашки первого типа, а при переходе 2-3 стоят виашки 2-го типа. Это вполне корректная проверка.

2. Я тоже имею желание с производителя иметь шаблон на утверждение, по которому они будут делать плату. Поделитесь опытом, как они относятся к такому требованию?

5. Поправьте, если я не прав. На втором слое травится рисунок. Потом накатывается фольга со слоем RCC. Потом лазером прожигаются отверстия. К примеру, под отверстием дорожка 100 мкм. Лазерный луч тоже какую-то точность имеет, в любом случае металл под отверстием будет иметь дефекты. Если диаметр отверстия окажется больше дорожки, вообще отверстие может уйти глубже, сильно повредив проводник. Если есть площадка, которая лежит за пределами этого воздействия, это хорошо. Это я к тому, что необязательно иметь на втором слое поясок. Не соглашусь, однако. А "достаточной ширины дорожка" под виашкой - это точно контроль только глазами.

Как я уже понял, это не всегда страшно. В части технологий есть только правило MIN_INTERSECTION, т.е. пересечение отверстия и дорожки под ним должно быть не меньше, чем... В общем, чем дальше в лес, тем толще партизаны.

Без малейших проблем, по крайней мере тайваньско-китайские. Главное - договориться не забыть об этом. Возможно, что если Вы первый раз заказываете, то они будут сопротивляться. А если Вы постоянный клиент - то без вопросов. Им же проще, споров потом меньше может быть. А вот если это наши - то или забудут, или забьют, или еще что, но договаривайся или нет, вероятность мала. Но наши вроде HDI и не делают.

фольга травится, потом жжется/травится диэлектрик (через уже протравленные отверстия в меди), потом осаждается металл, образующий электрическое соединение VIA, потом он травится. Потом осаждается очередной диэлектрик, планаризация (скорее всего при помощи CMP, но не уверен), потом очередная фольга, потом травится, потом жжется диэлектрик (через протравленные отверстия в металле), опять осаждается металл для VIA, травится, ... и так далее.
Но в общем - низлежащая медь, образующая "донышко", не повреждается при проделывании отверстия.

Вот вам только вариантов из стандарта (IPC/JPCA-2315). Не говоря уже о том, что может предлагаться вне стандарта. Но одно точно - медь при проделывании отверстия не повреждается.



Вот фиг два. Экспорт в GDS-II и прогнать через любую DRC-проверялку для топологии ИМС - все на раз расскажет. Главное runset грамотно составить, но это дело на полдня. Я не пойму, почему такую элементарщину, обыденную в топологии ИМС, не добавять в функционал PCB-сред. Или HDI еще очень мало распространен?

Проверялка для ИМС... чУдно... а зачем?
Как я понимаю, вы на втором слое собираетесь таки проверять этот поясок. Так зачем делать виашку в виде "площадка1-отверстие", а потом ругаться, что DRC эту штуку не проверяет, вместо того, чтобы сделать "площадка1-отверстие-площадка2" с теми параметрами площадок, что вам надо? И никаких проблем. Зачем проверять ободок? Когда это делает изготовитель - понятно, мало-ли что там разработчик платы наваял, а когда конструктор, который сам эти виашки сделал такие, какие надо - нафига? Речь об этом.
За информацию спасибо.
Некоторое сомнение - как человек имевший дело с лазерами (давно, правда), не очень верю в то, что под выжигаемым местом нет изменения структуры металла. Видел, как в металле пузыри пара образуются. Расчет расчетом, а граничные условия имеют место быть.
Можно на это наплевать, но в конце-концов это ведет к повышению числа отказов. Собственно, зависит от того, в какого рода аппаратуру идет плата


В догонку:
На рисунках для плазмы и лазера металл на 2-м слое чуть больше отверстия.
Когда я говорил "Если диаметр отверстия окажется больше дорожки, вообще отверстие может уйти глубже, сильно повредив проводник", имел ввиду, что лазерный луч (или плазма) обойдет проводник на 2-м слое (он же более узкий, чем отверстие, в рассматриваемом случае) и подпалит следующий слой диэлектрика, подвесив проводник (а, возможно, и повредив).
В общем-то, в стандарте (по крайней мере, на рисунказ) не указано, что отверстие может быть больше, чем проводник снизу.

А я, как человек, не имевший дела с лазерами, оперирую лишь тем, что получено от производителя плат в ответы на мои вопросы.... Сказали, что достаточно пересечения via с металлом на такую то площадь, значит так оно и есть. Возможно, например, что температура испарения у диэлектрика значительно ниже, чем меди, и медь не повреждается вообще. Собственно я не технолог. Дальше мое дело - сделать DRC под все то, что мне наговорили. По ходу у меня скорее будет травление диэлектрика, а не лазер, но это не суть важно. Вопрос стоял - КАК сделать. А не ЗАЧЕМ мне это надо. Вопрос ЗАЧЕМ не обсуждается, так как мне не интересен, я и так на него повелся более чем достаточно, нафлудив тут про ИМС.

PS. Кстати на рисунках, которые вверху, на photo, laser и plasma, везде металл снизу точь-в-точь повторяет нижний диаметр via. В самом стандарте, на самом деле это и не разрешено. Но однако разрешено технологией на фабрике, которая имеет больше возможностей, чем стандарт.

Не в качестве флуда, а для информации:
На сколько должно пересекаться via с металлом? И, видимо, имеется ввиду не площадь, а зазор между краем via и краем металла?
И под via, что имеется ввиду - диаметр отверстия (нижней части усеченного конуса) в диэлектрике или тот же диаметр, но после металлизации?

Мне тоже приходится заниматься трассировкой очень высокой плотности с microvia, где эти микроны важны.

В моем тяжелом случае - площадь пересечения отверстия via с металлом должна быть не менее 4 mil^2

Не, именно площадь, via можно воткнуть и над углом дороги, и именно площадь дает гарантию обеспечения омического сопротивления этой via.

По ходу дела - круг или квадрат, отображающий отверстие до заполнения его металлом по его минимальному размеру при конусности. А отверстия передаются гербер-файлом, по ним делается фотошаблон/маска, поэтому предполагаю, что речь идет о технологии травления диэлектрика. Кстати отверстия допускаются и... квадратные Прям как в ИМС.

Но я еще окончательно не остановился с технологией, там еще цены скачут ой-ой как от каждого технологического фортиля.

Честно говоря у меня в голове крутится бредовая идея сделать разводку в CosmosLE (Custom Designer LE) а не в PCB-среде.... Так как все равно примение авторутера не прогнозируется.

Есть ситуация:
на плате смесь компонентов SMD и со сквозными отверстиями... Как при автоматической разводке в Expedition указать что б трасировщик подводил трассы к ножкам, которые являются сквозными, только на одном слое. Таким образом что б сама разводка велась на всех слоях.
Выделять для каждой ноги Route Obstruct, как-то напряжно, если этих ног много... да потом еще вдруг не понравится расположение компонента, перетащишь его... и приходится за компонентом перетаскивать Route Obstruct...

Есть 2 вопроса, надеюсь кто-нибуть уже решал что-то подобное:
1. Если на слое есть выполненная разводка и хочется все остальное залить полигоном, подключеным к некоторой цепи, существующей на данном слое, но так чтобы она была подкючена к нему только в определенных местах, то как это проще сделать?
Не хочется обводить все проводники цепи чтобы нарисовать зоны неподключения. Может есть возможность создать по образу выделенной цепи и масштабировать?
2. Как создать правила или ограничения на ширину проводника подключаемого к Cell?
Хочется чтобы не зависимо от правил для цепи, если она подключается к площадке, то ее ширина в зоне подключения становилась бы строго определенной. Пробывал это сделать с помощью Rule Area для Cell, но там загвоздка в том, что нужно сослаться на схему в CES, а там условия связываются (что логично) с цепями или классами цепей, следовательно нужно для каждого Cell создавать не только Rule Area но и отдельную схему в CES, что очень проблематично. Так же не понятно как в этом случае сделать так, чтобы проводники попавшие в зону действия Rule Area, но не подкючамые к Cell не изменяли бы свою ширину?

Залейте цепью Shield_Area, а затем подсоединитесь в нужных точках, например просто нарисовав фигуры в пользовательском слое - в гербере получится единая цепь.

Возникли вопросы по трансляции библиотек PCAD.
Тут по старым ссылкам написано
http://www.megratec.ru/forum/1/?theme=1771



pdif2edif всего три ссылки в гугле.
www.rsi-inc.com купил Ментор.

Где почитать пошаговый перевод библиотек PCAD -> EE2007?
Интересно также почитать о переводе готовых плат в двух направлениях PCAD <-> EE2007

В этом топике писали, что прямой аннотации нет, либо через PADS, либо через CAMCAD Pro

Схема и библиотека символов транслируется в DxD на раз при помощи менторовского транслятора оттуда http://megratec.ru/download/162/?theme=1832 , который PCAD -> DxDesigner, без всяких PDIF/EDIF, после чего странслированные символы импортируются при помощи LM в ЦБ. А вот корпуса я предпочел создать заново (на микрухи) или взять готовые (на мелочевку).

Компоненты из схемы транслируется без вопросов.
Я поискал в инсталяции - только немножко примеров готовых компонентов.

Есть еще DXDESIGNER.LIBRARY.CD с какими-то "старыми" файлами как их импортировать и есть ли смысл?

Создавать заново корпуса для меня наверное слишком оптимистично выглядит. ;-)
Обычные корпуса до PQFP208 у меня есть в PCAD.
BGA выдеру из их них же PCAD/PROTEL.
В чем соль создания корпусов?


Есть еще вопрос по присоединении Spice, IBIS и 3D моделей.
Создал транзистор BC847 из готовых символов и падстеков(cell).
Нашел сети Spice модель на него.
В библиотеку ипортировал.
В "Component Properties" есть "Simulation Model".
Текст в нее можно вбить но выбрать из списка имеющихся в библиотеке как "Pin Mapping" lkzсимволов и падстеков(cell) не получается.
Перечитал русскую и английскую доку на LM ничего не нашел.

Где читать как "цеплять" к parts?

Я большинство (всякие там 0402, 0603, sot-23) повыдирал из ODA Library, а она сразу в виде ЦБ, ничего импортировать и не надо.

В том, что я буду в них полностью уверен. Символ-то фигня, ошибка в нем вылезет легко и быстро, а паттерн... Лучше перебдеть, чем недобдеть. У меня много вот типа того, от 6 до 84 пинов, http://focus.ti.com/lit/ml/mxbg018f/mxbg018f.pdf , не хочется неприятностей, одна итерация платы стоит уже как 0.1 итерация ASIC-а на 0.5 микронах . При том, что практически любой корпус независимо от кол-ва выводов (при наличии падстеков) делается, как и в пикаде, за 5 минут, как и любой не кастомный пад тоже, проблем не вижу.

Пример немаленькой ЦБ
http://electronix.ru/forum/index.php?showt...mp;#entry379495

По моделям читайте HyperLynx Analog™ Simulation User’s Manual

Трансляция библиотеки http://megratec.ru/data/ftp/exp_movie/new/...-to_Exp_lib.avi и чего тут трудного?
Символы и ячейки готовы. С PDB придется поработать, три варианта:
- импортировать символы в PDB и подредактировать таблицу соответствия
- создать PDB из схемы DxD - проект типа netlist, набросать на схему все символы и при упаковке создастся PDB.hkp содержащий все комопненты схемы, который и импортировать в ЦБ как показано в видео (все это при условии наличия на символах упаковочной информации)
- просто создать новые PDB в редакторе

С компонентами похоже поверхностных вопросов не будет ;-)
Сконвертировал схему из Orcad (53 error(s) and 49 warning(s) found).
Начал импорт, не импортирует :-(



В конференции и интернете ничего похожего не нашел.

Так все таки, из PCAD или из Orcad ?

Схема - Orcad, плата - PCAD.

Со схемой получилось решил
Создал новый проект в DxDesigner и в нем через File/Import/Orcad Schematics импортировал схему.

Плата конвертируется Pads Layout но в Expedition PCB не открывается.
.

Теперь вопросов еще больше.
Как правильно импортировать PCB?
Как библиотечки от PADS слить с получеными при импорте в DxDesigner, чтобы получить полную на всю плату?

Не нашел также документа типа "быстрый старт в проектировании плат".
По примеру как у Потапова по Protel DXP.

Нашел инструкцию в другой ветке но ветка закрыта.



Символы импортировались.
При импорте файлов HKP как для Padstack так и Cell выскакивает ошибка



Файл действительно назашифрован



Символы тоже, не закриптованы но импортируются(тип файла ".1").
Чего я не так делаю?

Символы и HKP - это две боооооольшие разницы (изначально - от разных производителей)
Зашифруйте HKP и импортните.

Плохо искали, я лично объяснял, что старый конвертор переводит схему в DxD2005 и при открытии ее в 2007 требуется наличие папки wir (в которой содержатся файлы цепей схем). Поэтому надо открыть проект в DxD2005 и сделать Save&Check - появятся wir. После этого можно будет открыть проект в DxD2007.
Новый конвертор (в релизе PAD9.0) сразу делает схему в DxD2007.5.

По поводу платы - старый конвертор делает нешифрованные *.hkp которые перед импортом в 2007.3 (и выше) надо зашифровать (последовательность тоже была здесь неоднократно описана, вплодь до представления скрипта автоматизирующего процедуру). Новый конвертор (в релизе PAD9.0) имеет сразу переключатель Нажмите для просмотра прикрепленного файла

вроде как и конвертор уже не нужен - DxD2007.5 напрямую импортирует схемы оркада, да и символы.

Сегодня нашлось свободное время продолжил изучение(мучение ;-)) трансляции.

При импорте схемы (.dsn) OrCAD прямо в DxDesigner нету "maping property"

Можно експортировать/импортировать через EDIF в этом случае можно "замапить" как надо.
Но при этом немного сдвигаются дорожки и компоненты, а номера ножек "улетают" в угол схемы.
При обновлении компонента номера ножек похоже встают на место, но почему-то не отображаются(рис).


Есть ли возможность импортировать схему из OrCAD в DxDesigner с "мапингом"?

По режнему, не знаю также как получить топологию из PCAD

Транслятор топологии из PCAD PADS 9.0 не создает топологии в виде PCB,
который можно открыть с помощью ExpeditionPCB.
Создает 7 файлов:

CellDB.cel
JobPrefsDB.jpf
LayoutDB.lyt
NetClassDB.ncl
NetPropsDB.npr
PadstackDB.psk
PartsDB.pdb

Импортировать их через ExpeditionPCB или JOB Wizard не получается.

Схему я могу привести в порядок, но как получить PCB и синхронизировать их не знаю :-(

В диалоге трансляции схем есть mapping Нажмите для просмотра прикрепленного файла

И описание файлов mapping и самого процесса есть в документации Нажмите для просмотра прикрепленного файла

Плата http://megratec.ru/data/ftp/exp_movie/new/PCAD_PADS9_Exp.avi