Друзья, помогите! Необходимо создать ПП с применением ПЛИС в BGA корпусе + прикрутить к этому память, DVI разъем и 3G модуль!
Вопрос в расположении элементов на плате и правильном разведении печатных проводников. Перечитал уже множество статей по этому вопросу и понял что необходимо как минимум 4 слоя, 1 сигнальный (внешний), 2 земляной (внутр.), 3 питание (внутр.), 4 сигнальный (внеш.).
Тут возникает вопрос еще: т.е. внутренние слои использовать только для земли и питания, и по ним нельзя прокидывать сигнальные линии, или можно, но только НЧ, а ВЧ по внешним слоям?
А если понадобится ещё слой где его лучше расположить?
Раньше не приходилось разрабатывать такие печатные платы надеюсь на помощь!

Блин случайно не там создал тему простите! Как можно перенести?

Что значит создать?
На основании чего? Схема есть?
Видимо вы недостаточно статей прочитали. Если ПЛИС серьезная, то скорее всего меньше 10-12 слоев вряд ли обойдется. Обычно 14-16.
Ну и далее по тексту...

Да ладно, не сгущайте краски про 14-16 слоев... последня FPGA на 1760 пинов разведена на 10 слоях, 4 сигнальных и 4 плэйна внутренние. Задействованы все пины, полностью. Да, пришлось 0.1/0.1 трассы-зазоры использовать, да и то не везде. А при корпусах 400-700 пинов как правило и 6-ти слоев хватает.

Ну нарисовать, развести, какая разница? Дальше в контексте должно быть понятно, что я имел ввиду! Схема пока разрабатывается, будет использоваться ПЛИС из серии Artix7, там пинов около 250-300, не думаю что для этого нужно 10 слоев.

Так мне и не сказали как правильно, раскидывать слои? Можно просто ссылкой в мануал послать!

Да правильный подход Вы в начале описали - начинаем с 4-х слоев, внешние сигналы, внутренние земля/питания. Когда категорически начинает не хватать - добавляете еще пару, внутри, между землей и питанием. На один из добавленных слоев пихаете сигналы которые не удалось вывести снаружи, на второй питания, при необходимости пару-тройку отрезков трасс можно и на него вынести, но это уже если совсем припечет. И если получится все питания перенести на один из добавленных внутрь слоев будет возможность ранее использованый для питаний слой сделать землей. И так пока все не будет упаковано.

ЗЫ Да, если умеете посчитать изначально, хватает или нет слоев, можно сразу начинать с 6-ти или однозначно делать на 4-х.

Ну первый вариант на сайте самого xilinxа посмотреть.
http://www.xilinx.com/support/documentatio...7Series_PCB.pdf

На таком корпусе слоев можно слоев и поменьше сделать. Если используются более дорогие плисы, то я делаю слой питания после каждого сигнального.
Если часть планов выкинуть, сделать ...-план-сигнал-сигнал-план-..., то нужно следить, чтобы не было компланарных проводников в соседних слоях.

Ну в принципе я и думал что минимум на 4 слоях разводить придется, ладно, спасибо! Буду пробовать и читать мануал!

Не надо в слоях земли-питания прокидывать сигнальные трассы. Даже НЧ. Плохо кончится.



Присылайте описвние требований к импедансам, поможем структуру подобрать
и расчет волновых сопротивлений сделать.
Т.е. что нас интересует:
- одиночные проводники - какие варианты импеданса нужны
- дифф.пары - какие варианты импеданса нужны

Пришлите описание конкретного BGA, скинем пример трассировки и определим нужное число сигнальных слоев.
design@schematica.ru
Консультант: Грихин Максим Николаевич

На самом деле хотлось бы самому научиться делать расчеты =)) не поделитесь опытом?

У нас есть методика расчета структуры платы, завтра пришлю, хотя можно и на сайте pcbtech.ru скачать.
В поиске по сайту надо задать "расчет импеданса" и качать PDF.

Но у Вас еще вопросы насчет BGA, это отдельная тема - как делать фанаут, сколько брать сигнальных слоев, какие выбирать ширины проводников и диаметры дырок итд.

Спасибо.

Не знаю 256 пинов у ПЛИС которую мы выбрали (возможно заменим на другую), половина из них питание и земли, неужели нужно более 2х или 3х сигнальных слоев?

Читал что половину из выше сказанного может расчитать Altium! Так ли это?

Вопрос непонятен.

Ещё раз! =))) Читал на форумах что Altium может расчитывать дорожки по заданному волновому сопротивлению или это бред? Илия что то не так понял! Я этим САПРом 2 дня пользуюсь, естественно всех тонкостей не знаю!

А, ну наверное есть, не знаю. Пусть спецы по Альтиуму подскажут.
В Cadence Allegro, по крайней мере, такой калькулятор есть, структуру платы открываешь, и там можно посчитать импеданс и одиночный, и для дифф.пар. Причем это именно field solver, а не формульный калькулятор, и можно даже учесть трапециевидность сечения трасс...

Altium умеет считать ширину простой трассы под требуемый импеданс, дифф. пары он рассчитывать не умеет, формулу расчета можно посмотреть Design -> Layer Stack-> Impedance Calculation, чтобы он корректно все посчитал необходимо задать полный стэк и диэлектрическую постоянную материала все в той же менюшке, а затем в правилах( Design -> Rules) задать определенный импеданс для сигнала. Поэтому, работая в Altium, для таких расчетов лучше использовать сторонние программы. Посоветую SaturnPCB Toolkit, не знаю, на сколько точные его результаты, но пока не подводил: http://www.saturnpcb.com/pcb_toolkit.htm.

Вопросы: Нужно ли соблюдать импеданс(Characteristic impedance) для DDR3? Нужно ли его контролировать или достаточно рассчитать?

Нужно конечно. Там частоты уже от 1 до 2+ ГГц, без импедансов никуда. Плюс остальные ограничения в топологии - fly-by, длины/задержки, ограничения в свапе данных...

Достаточно рассчитать или нужен и расчет и контроль импеданса? В чем суть fly-by и что такое свап данных, это тоже обязательно?

Забил стек в Altium отсюда, информация с сайта производителя:
Расчеты импеданса в Saturn и Altium дали результат ширины дорожки в 0.46 мм, по моему это слишком! Есть идеи в чем ошибка? Смотрел примеры ПП там линии намного тоньше!

Приведите параметры, которые в Сатурн забиваете. Вообще, трассировка DDR3 - это отдельная большая тема. И по ней куча аппноутов.
Начните с этого:
http://www.fujitsu.com/us/Images/SPBG_GDC_..._en_r2.0_AN.pdf

Спасибо почитаю!
Данные для Saturn (Conductor Impedance): W=0.46mm, H=0.22mm, Er=4.2, BCW=18um, PT=35um, PC=Microstrip

Для вменяемых размеров трасс толщИны препрегов должны быть в районе 0.1-0.13мм, а на скриншоте в 2 раза больше. Понятное дело, что все будет крупным.

Значит нужно менять производителя печатных плат? Мои данные верны?

По количеству слоев требуемой платы можно грубо так прикинуть: берем от края количество сплошных рядов шаров по периметру (без учета разделительного ряда, по центру иногда есть разделение обычно для питания) и прибавляем 2. Например 6 рядов шаров + 2 получаем 8-слойку. А далее смотрим, позволяет ли схема, идеология сократить это кол-во слоев. Иногда можно сократить на 1 ... 3 слоя, но это редкость. Начинаем разводить из центра чипа, обычно это питание, земли и далее к крайним рядам.

Это все здорово, но у меня есть дифф пары на ddr3, поэтому я думаю разводку лучше начать с них. И вообще сначала память развести, а потом остальное. И главное сейчас с импедансом разобраться.

Вам надо прикинуть, сколько слоев нужно будет под разводку DDR3, с учетом выравнивания длин.
Обычно каждый байт разводится в едином слое. В зависимости от того, насколько перекрещиваются сигналы,
и насколько тесное размещение, выясняете, сколько слоев потребуется под все байты данных и сколько под адресную шину.
Перемежаете эти слои слоями земли. Добавляете слои питания.
Добавляете внешние слои трассировки.
Добавляете еще слои трассировки, если есть большое количество связей, не имеющих отношение к DDR, но накладывающихся на DDR по местоположению предполагаемой трассировки.
Как-то так...

В дизайн-центре КБ "Схематика" есть горячая линия, Вы можете написать туда, прислать предварительный проект
и ребята подскажут, какой стек вам, скорее всего, подойдет, т.е. что можно взять за основу
с учетом возможностей современных производств ПП. И помогут импеданс посчитать.
У них огромный опыт проектирования плат с DDR, так что помогут вполне квалифицированно...

Адрес: design@schematica.ru
Контактное лицо: Максим Грихин

У Xilinx для 7 серии есть доки по разводке DDR3/4. Причем не поленитесь заглянуть "ug586 7Series MIS" в нём есть требования и по трассировке. Ещё у них есть документ по трассировке для DDR 2000+ МГц. С примерами стеков и описанием за счёт чего можно добиться высоких скоростей.

Совершенно верно. И начать нужно с данных, клоков/стробов, дифпар.
Что касается импедансов, то все довольно просто - на внешних слоях будет так:
Нажмите для просмотра прикрепленного файла
На внутренних:
Нажмите для просмотра прикрепленного файла
Значения ширины проводников указаны для цепей, для которых требуется обеспечение импеданса.
Цепи, которым контроль импеданса ни к чему, можно разводить любой требуемой шириной.
В области BGA, в непосредственной близости от падов или переходных (в проекции корпуса), ширина проводников может отличаться от расчетной.
Стек:
Нажмите для просмотра прикрепленного файла
Если нужна другая толщина рлаты, нужно проектировать другой стек.
Если вся топология влезет на наружных слоях и только на одном внутреннем сигнальном, то стек можно(нужно) пересчитать.
Многое зависит от взаимного расположения компонентов и соединений между ними.
Задачи проектирования топологии и проектирования стека под DDR довольно тесно связаны между собой.
Читайте апноуты и руководства от разных производителей памяти. В них часто все детально прописано.
В самое ближайшее время у нас на сайте будет опубликован набор типовых стеков МПП разной слойности, в том числе и для плат с контролем импеданса.

Kaligooola, спасибо!

bigor, что за программа в которой рассчитывались дорожки и стек? Где взять? Хочу такую же!

Polar Si9000 Transmission Line Field Solver
Polar SB200a PCB Stackup and Construction Builder

Купить.
Или в закромах.
Или на файлообменниках поискать.

Поясните, пожалуйста, следует ли при расчете импеданса учитывать паяльную маску?

Формула - Значение импеданса = вычисленное в Polar * 0.9 + 3.2
это результат экспериментов?

Да, наличие маски надо учитывать.
Формула - да, это некое приближение к реальности для конкретной технологии конкретного завода.

Большое спасибо.
Если возможно, дайте, пожалуйста, рекомендации по учету маски:
толщина, толщина на проводниках, толщина между трассами дифф. пары.

Зависит от завода, типа оборудования и материала.
Для себя беру - толщина по проводнику около 15 мкм, между проводниками - 25 мкм, проницаемость около 3,6.
Получается приблизительно то же значение, если применять формулу "вычисленное в Polar * 0.9 + 3.2"
Нажмите для просмотра прикрепленного файла
Если по 3-му классу с учетом подтравов (приблизительным):
Нажмите для просмотра прикрепленного файла

Спасибо!

Какой этот второй документ? wp383? Или еще какой то? Не могу найти..

Закончил с разводкой платы, вот что получилось! Есть что сказать?
У меня вот какой вопрос, как правильно в Altium выводить файлы сверловки? И в целом какой формат нужен для производства, и как им показать где глухие где слепые отверстия? Может ли Альтум сам все сделать?

Ох уж эти любители термобарьеров - ладно бы еще термобарьеры были хорошие, так же нет. Узнаю элементы "знакомых" библиотек которые наверно есть "почти у всех"- скопированные без оценок и критики.

Что-то мне кажется память чрезмерно "затянута" и не оптимальна. Верхний слой вообще не использован, зато на остальных сплошные петли... Ну и как обычно - наверное здесь хватило бы и 6-ти слоев, но не видя питаний трудно это утверждать.

В таком масштабе все равно ничего понять нельзя, тем более что Вы не показали слоев земли и питания и общую структуру платы.

Что касается глухих отверстий:
- каждый тип надо вывести отдельным файлом DRILL
с описанием - с какого и на какой слой.
Формат лучше всего миллиметровый 4:4

Правда, я не очень понял, зачем Вам глухие отверстия в этом дизайне?
Там что, есть BGA с шагом менее 0.8 мм?

Что не так с термобарьерами?


По поводу слоев! Производство на котором будет изготавливается ПП делает толстый препрег для 6 слоев, с толстыми диэлектриками дороги выходили по 0.4мм, поэтому было решено взять 8 слоев.
Да согласен длинновато вышло! Выравнивал по мануалу от Xilinx учитывая задержки в ПЛИСине и задержки с которыми должны приходить сигналы в память. И опять же длинные дороги получились из-за толстых диэлектриков, площадь больше занимают. Хотя может я что то не так понимаю.



Да, скрины ужасные, не знаю как в альтуме вывести jpg, если знаете подскажите, или другой способ подскажите. Выведу.
В слоях питания вообще ни чего не разобрать, поэтому не скинул. Под высокоскоростными цепями лежат сплошные земля и питание. Все проводники DDR под питанием и землей, разрывов нет, так же и под дифф. парами.
Глухих отверстий мало, глухие отверстия это плохо? DDR шаг 0.8, это критично?
По поводу формата я так и думал,эээээххх придется помучиться!
Всем спасибо!

А производитель-то ваш умеет глухие отверстия делать?
Не все умеют.
Да и дорого это...
DDR шаг 0.8 можно без глухих трассировать.

В первую очередь то, что они вообще есть- и если решили ставить, то хотя бы соединениями вменяемой толщины, т.е "пропорционально" подключаемому паду

а где-то термобарьеры вообще противопоказаны. например на sma.

Ищите другое производство - будет дешевле.

В герберах выкладывайте. Или проект целиком. Будет понятней.

Глухие (слепые) отвертия - это плюс 50% к стоимости.
Оно Вам нужно? 0,80мм BGA прекрасно разводятся без глухих отверстий.
Например 0,20/0,50мм отверстие/площадка. Иногда и 0,25/0,55мм влезает - зависит от зазоров и размера пада под шарик.
Кроме того. Если Ваш производитель не может применять тонких препрегов, то и с глухими отверстиями у него скорее всего полный затык, как как они выполняются исключительно на тонких препрегах, когда глубина отвертия соизмерима с толщиной препрега (другими словами - расстояния между соседними слоями, которые эти глухие отверстия соединяют).

Не знаю я подключил SMA разъем, как пишут в камасутре на 3G модуль. И там есть термобарьеры, у модуля своя отдельная земля соединяется в одной точке с общей.

Производство выбрать не могу, производство в Европе! Попробую узнать про глухие отверстия! Но надеюсь делаю!
Еще вопрос как обозначить на каких проводниках нужно выполнить конроль импеданса?

Дайте им уникальный D-code и опишите требования в сопроводительном документе к герберам.

Если глухих мало, то стоит задуматься об избавлении их и переходе на сквозные. Тем более для BGA с шагом 0.8 мм и более.
Примерная оценка: каждый тип несквозного отверстия добавляет в стоимость платы не менее 15%