Вопрос тем, кто работал с ChipScop-ом.
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Полная версия этой страницы: Xilinx ChipScope
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(NSergeevich @ Apr 13 2015, 18:59) 
Вопрос тем, кто работал с ChipScop-ом.
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Сам работаю с сигналтапом, но не думаю что отличия принципиальные.
Ему надо за что-то засинхронизироваться. Судя по всему, он синхронизируется по нарастающему фронту Вашего сигнала.
Попробуйте в самом начале сформировать импульс длинной в один такт и синхронизироваться уже по нему.
Цитата(Jackov @ Apr 13 2015, 19:05)
Сам работаю с сигналтапом, но не думаю что отличия принципиальные.
Ему надо за что-то засинхронизироваться. Судя по всему, он синхронизируется по нарастающему фронту Вашего сигнала.
Попробуйте в самом начале сформировать импульс длинной в один такт и синхронизироваться уже по нему.
Ему надо за что-то засинхронизироваться. Судя по всему, он синхронизируется по нарастающему фронту Вашего сигнала.
Попробуйте в самом начале сформировать импульс длинной в один такт и синхронизироваться уже по нему.
Хорошая идея. Попробую. Но мне кажется, что это еще как-то решается.
Добавил в код на первый такт 1-цу. Не засинхронизовался. По прежнему начинает считывать когда уже куча клоков пробежало.
Цитата(NSergeevich @ Apr 13 2015, 20:06)
Добавил в код на первый такт 1-цу. Не засинхронизовался. По прежнему начинает считывать когда уже куча клоков пробежало.
А Вы указали что синхронизироваться надо именно по нужному сигналу?Вероятно ему надо время на инициализацию, тогда Вашу схему нужно запускать по какому-то внешнему событию, например, кнопка, или ещё что.
Цитата(NSergeevich @ Apr 13 2015, 18:59)
Вопрос тем, кто работал с ChipScop-ом.
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Я думаю, что дело не в этом. В примитивах есть glbl.v и без нее никакой проект с блочной памятью не симулируется...
c:\Xilinx\14.7\ISE_DS\ISE\verilog\src\glbl.v
Так вот, когда залезете туда внутрь, то увидите, что там есть огромная задержка,
ROC_WIDTH = 100000 ps
которая происходит при запуске проекта. И до тех пор, пока там не обнулятся вот эти:
GSR_int = 1'b0;
PRLD_int = 1'b0;
То память работать не будет. А значит и ChipScop тоже...
Цитата(NSergeevich @ Apr 13 2015, 18:59)
Вопрос тем, кто работал с ChipScop-ом.
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Какая у вас частота? Как работает чипскоп представляете?
Цитата(NSergeevich @ Apr 13 2015, 21:59)
Вопрос тем, кто работал с ChipScop-ом.
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Написал простой код на верилоге который первые 10ms выдает 0, а после этого идет 1-ца.
Хочу посмотреть на ChipScope все ли правильно выполняется.
Но, ChipScope показывает с того момента когда идет уже 1-ца.
Как настроить ChipScope, чтобы он начинал показывать данные с самого первого клока? (и соответственно я увидел бы вот эти 10мс нуля)
Два вопроса :
1. Что вы подразумеваете под термином "самый первый клок"? И чем он принципиально отличается от "самого второго" клока?
2. Вы реально хотите успеть за 10mS после загрузки битстрима в ПЛИС запустить чипскоп и захватить данные? Эхх... мне бы такую скорострельность...
http://www.xilinx.com/support/documentatio...cores_ug029.pdf
стр 71-72
Startup Trigger Run Mode
The startup trigger run mode allows you to set up the ILA core to trigger on events that
occur after FPGA device startup without having
to use the ChipScope Pro Analyzer tool to
arm the ILA core. Using the Startup Trigger Run Mode requires you to follow three steps:
стр 71-72
Startup Trigger Run Mode
The startup trigger run mode allows you to set up the ILA core to trigger on events that
occur after FPGA device startup without having
to use the ChipScope Pro Analyzer tool to
arm the ILA core. Using the Startup Trigger Run Mode requires you to follow three steps:
Цитата(litv @ Apr 14 2015, 07:24)
http://www.xilinx.com/support/documentatio...cores_ug029.pdf
стр 71-72
Startup Trigger Run Mode
The startup trigger run mode allows you to set up the ILA core to trigger on events that
occur after FPGA device startup without having
to use the ChipScope Pro Analyzer tool to
arm the ILA core. Using the Startup Trigger Run Mode requires you to follow three steps:
стр 71-72
Startup Trigger Run Mode
The startup trigger run mode allows you to set up the ILA core to trigger on events that
occur after FPGA device startup without having
to use the ChipScope Pro Analyzer tool to
arm the ILA core. Using the Startup Trigger Run Mode requires you to follow three steps:
Огромное спасибо! Помогло!
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.