В этом вебинаре вы узнаете, как использовать HDL Coder для исследования вариантов проектных решений и поиска наилучшего варианта, удовлетворяющего требованиям по скорости и площади. Используя HDL Coder, можно применять различные возможности по оптимизации, которые позволяют уменьшить использования площади на кристалле за счет повторного использования аппаратных ресурсов, а также возможности по конвейеризации проекта с целью улучшения тактовой частоты проекта.

Во время демонстрации вы увидите настройки HDL Coder, позволяющие использовать итеративный процесс исследования проектных решений при генерации синтезируемого кода Verilog и VHDL из моделей Simulink, кода MATLAB и диаграмм Stateflow.

Мы обсудим следующие темы:

Оптимизации по площади
• Рабочий процесс оптимизации по площади
• Разделение ресурсов блоками Simulink и в коде MATLAB
• RAM Mapping: привязка матриц MATLAB к блочной RAM на ПЛИС
• Loop Streaming: эффективная реализация циклов 'for' и матричных операций в MATLAB

Оптимизации по скорости
• Рабочий процесс оптимизации по скорости
• Аннотация модели: визуализация результатов синтеза и подсветка критических ветвей в модели Simulink
• Использование конвейеризации в моделях Simulink и коде MATLAB
• Распределенная конвейеризация: автоматическая оптимизация, основанная на восстановлении синхронизации

Пожалуйста, выберите удобное для участия время и зарегистрируйтесь.