Изучаю работу QDR-IV памяти и никак не могу выяснить такой вопрос: Работа с памятью в моем проекте состоит из множества RmW (read-modify-write) операций. По документации, латентность чтения - 5 циклов, латентность записи - 3 цикла. Допустим, что моя память работает в режиме - шина А всегда на запись, шина В - всегда на чтение.
Вопрос: корректно ли отработают RmW операции по одному адресу со сдвигом в 1 такт?
В документе QDR®-IV Design Guide есть параграф Bus Turnaround Considerations, который описывает минимальные задержки между чтением/записью, но как я понимаю, это относится к случаю использования одной шины (например, А) для этих операций. А я планирую использовать одну шину только для записи, а другую - только для чтения.
Вот попытался изобразить на диаграмме (время на modify для простоты не учитываем)
Код
N 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17
R0 W0 done
R1 W1 done
R2 W2 done
R3 W3 done
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
R0 W0 done
R1 W1 done
R2 W2 done
R3 W3 done
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
или придется делать какое-то кэширование?
.