Привет, народ.

Есть 1 проект написанный на верилоге и должен работать на альтере и ксайлинксе. На последнем работает некорректно.
Куда копать?
Читал отчеты синтезатора - криминала не нашел. Отличия в основном в схеме сброса - у ксайлинкс это 1 сброс на все клоковые домены(что очень плохо, потом исправлю) и память(но там уже есть унификация, ибо написаны rtl). Понимаю, что нужно сравнивать контрольные точки проекта - ибо ошибка в математике 100%, но конкретно где, непонятно. Была идея запустить gate-level симуляцию, но пока нереализовано. Может кто-то уже сталкивался с подобным, поделитесь своим опытом?

Может отличие из-за используемых библиотек. Почему то ксилые не очень любят numeric_std.all (сложилось у меня мнение такое).

Возможна разная латентность памяти. И разные режимы работы ФИФО при обращении в одну и ту же ячейку...
Сбросы - переделать. У Ксайлинкса при установке есть примеры, оттуда из самого большого взять готовый кусок кода со сбросами.

Я бы рекомендовал копать в сторону моделирования: запустить синхронно две модели (нетлист после синтеза), сравнить результаты. Постараться локализовать различие в поведении.

все оказалось гораздо проще - плохая организация работы и из-за того, что часть файлов коллеги обновить забыл вот и...