До модернизации платы система тактирования была устоена следующим образом:
Нажмите для просмотра прикрепленного файла

С АЦП заводился дифференциальный такт, из него делалась основная частота clk (по которой работает весь проект) и ещё одна диифференциальная (делалась с помощью элемента PPL_BASE), подавалась на IDDRы для приёма данных с этого же АЦП. Микросхема Spartan 6 SX75 FGG484.
До модернизации основной такт заводился на клоковые ноги GCLK26 и GCLK27 (пины J1 J3). Проект работал без проблем.

В процессе модернизации сменили приёмный бане, в следстивие чего, основной такт начал приходить на GCLK30 и GCLK31 (пины АА12 и АВ12).

Выдаётся следующая ошибка:

Place:1201 - Component <x_ADC2195_receiver/PLL_BASE_inst2/PLL_ADV> of type PLL is not placeable because it has locked loads placed in regions: CLOCKREGION_X0Y0 CLOCKREGION_X0Y0 CLOCKREGION_X0Y0 CLOCKREGION_X0Y0.
There is a restriction that the clock loads of a PLL must be in a horizontally adjacent clock region to the PLL. It is recommended that a BUFG be used for this clock signal so that the clock loads can be placed anywhere on the device. If the clock driver or clock loads are locked or area grouped, please ensure that they are constrained to horizontally adjacent clock regions.

Как можно решить данную проблему?

я один дочитал до этого момента ?

Я бы начал копать с

ну думаю еще важно

Нажмите для просмотра прикрепленного файла
Виноват, загрузил не тот рисунок, извиняюсь.
Подключение сейчас выполнено таким образом.

Делать связку IBUFGDS-IBUFG -PLL?

Ну вот вы б попробовали, а уж если бы не получилось, тогда бы спросили.

Какая-то неправильная тенденция пошла - выкладывать текст Error/Warning с просьбой указывать о чём он говорит и что делать. Во первых в нём написано, во вторых у производителей есть всевозможные issues и bug reports, в которых всё разжёвано... Не говоря уже о XAPP от Xilinx, весьма годные доки..