Полная версия этой страницы: cyclone 2 работает с ошибками на частоте 60 МГц
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Всем привет! В проекте столкнулся с ошибками, которые возникают из-за высокой частоты тактирования, не все элементы логики успевают срабатывать, какие методы решения таких проблем?
Цитата(Кузнец @ Nov 24 2015, 14:46) 
Всем привет! В проекте столкнулся с ошибками, которые возникают из-за высокой частоты тактирования, не все элементы логики успевают срабатывать, какие методы решения таких проблем?
Убрать лишнюю логику
сделать конвейеры
разрешить дублировать регистры
переделать проект - убрать параллельные схемы сложения, сравнения, и т.д.
Можно поставить Cyclone III.
А по теме... Вы что делаете? Вопрос типа: "Я сделал так, как сделать лучше?" - смотрелся бы уместнее.
А по теме... Вы что делаете? Вопрос типа: "Я сделал так, как сделать лучше?" - смотрелся бы уместнее.
Спасибо!
Задача следующая, есть поток данных, разрядностью 16 бит, частота 40МГц, пустить этот поток в синхронный фифо 245 интерфейс на частоте 60 МГц, все это делается на MorhIC-II.
Вот здесь примерная структура проекта.
Сделано следующее есть два интерфейса, для каждого интерфейса есть управляющий конечный автомат. Конечные автоматы управляют обращениями к общей памяти на 64(32)байта - это общая картина. Интересные моменты начинаются, когда реализуешь интерфейс на фифо, появляются ошибки о которых мы говорим. Пока придумал между общей памятью и фифо интерфейсом использовать сдвиговый регистр на 8 байт, который должен был решить проблему, но пока не получилось.
А есть пример конвейера организованного на плис?
А где можно разрешить дублирование регистров?
Цитата(likeasm @ Nov 24 2015, 13:55)
Можно поставить Cyclone III.
А по теме... Вы что делаете? Вопрос типа: "Я сделал так, как сделать лучше?" - смотрелся бы уместнее.
А по теме... Вы что делаете? Вопрос типа: "Я сделал так, как сделать лучше?" - смотрелся бы уместнее.
Задача следующая, есть поток данных, разрядностью 16 бит, частота 40МГц, пустить этот поток в синхронный фифо 245 интерфейс на частоте 60 МГц, все это делается на MorhIC-II.
Вот здесь примерная структура проекта.
Сделано следующее есть два интерфейса, для каждого интерфейса есть управляющий конечный автомат. Конечные автоматы управляют обращениями к общей памяти на 64(32)байта - это общая картина. Интересные моменты начинаются, когда реализуешь интерфейс на фифо, появляются ошибки о которых мы говорим. Пока придумал между общей памятью и фифо интерфейсом использовать сдвиговый регистр на 8 байт, который должен был решить проблему, но пока не получилось.
А есть пример конвейера организованного на плис?
А где можно разрешить дублирование регистров?
Цитата(Кузнец @ Nov 25 2015, 22:59)
Спасибо!
Задача следующая, есть поток данных, разрядностью 16 бит, частота 40МГц, пустить этот поток в синхронный фифо 245 интерфейс на частоте 60 МГц, все это делается на MorhIC-II.
Вот здесь примерная структура проекта.
Сделано следующее есть два интерфейса, для каждого интерфейса есть управляющий конечный автомат. Конечные автоматы управляют обращениями к общей памяти на 64(32)байта - это общая картина. Интересные моменты начинаются, когда реализуешь интерфейс на фифо, появляются ошибки о которых мы говорим. Пока придумал между общей памятью и фифо интерфейсом использовать сдвиговый регистр на 8 байт, который должен был решить проблему, но пока не получилось.
А есть пример конвейера организованного на плис?
А где можно разрешить дублирование регистров?
Задача следующая, есть поток данных, разрядностью 16 бит, частота 40МГц, пустить этот поток в синхронный фифо 245 интерфейс на частоте 60 МГц, все это делается на MorhIC-II.
Вот здесь примерная структура проекта.
Сделано следующее есть два интерфейса, для каждого интерфейса есть управляющий конечный автомат. Конечные автоматы управляют обращениями к общей памяти на 64(32)байта - это общая картина. Интересные моменты начинаются, когда реализуешь интерфейс на фифо, появляются ошибки о которых мы говорим. Пока придумал между общей памятью и фифо интерфейсом использовать сдвиговый регистр на 8 байт, который должен был решить проблему, но пока не получилось.
А есть пример конвейера организованного на плис?
А где можно разрешить дублирование регистров?
Навскидку... Память можно сделать с одной стороны 8 бит, а с другой - 1 бит. при этом "сдвиговый регистр " окажется не нужен... И я думаю, что таких мест может быть много. А потому что блок-схема - на мятой бумажке...
Можем поговорить по скайпу и наверняка что-то еще вылезет...
Не берусь категорично утверждать, но при работе с морфиком, возникло ощущение о том, что используемая частота 60 МГц, обладает плохой стабильностью.
В конечном итоге, запустил ПЛЛ с формированием частоты 300 МГц (из 50 МГц) и стробировал ею входную частоту.
Сделали несколько плат, часть из которых на циклоне 2, а часть на циклоне 3, нареканий по работе не возникло.
У Вас данные на частоте 40МГц, будут литься непрерывно? Если да, то как хотите согласовать переход от 16бит к 8 на входе FT2232H с частотй 60МГц?
В конечном итоге, запустил ПЛЛ с формированием частоты 300 МГц (из 50 МГц) и стробировал ею входную частоту.
Сделали несколько плат, часть из которых на циклоне 2, а часть на циклоне 3, нареканий по работе не возникло.
У Вас данные на частоте 40МГц, будут литься непрерывно? Если да, то как хотите согласовать переход от 16бит к 8 на входе FT2232H с частотй 60МГц?
Цитата(Александр77 @ Nov 26 2015, 01:27)
Не берусь категорично утверждать, но при работе с морфиком, возникло ощущение о том, что используемая частота 60 МГц, обладает плохой стабильностью.
В конечном итоге, запустил ПЛЛ с формированием частоты 300 МГц (из 50 МГц) и стробировал ею входную частоту.
Сделали несколько плат, часть из которых на циклоне 2, а часть на циклоне 3, нареканий по работе не возникло.
У Вас данные на частоте 40МГц, будут литься непрерывно? Если да, то как хотите согласовать переход от 16бит к 8 на входе FT2232H с частотй 60МГц?
В конечном итоге, запустил ПЛЛ с формированием частоты 300 МГц (из 50 МГц) и стробировал ею входную частоту.
Сделали несколько плат, часть из которых на циклоне 2, а часть на циклоне 3, нареканий по работе не возникло.
У Вас данные на частоте 40МГц, будут литься непрерывно? Если да, то как хотите согласовать переход от 16бит к 8 на входе FT2232H с частотй 60МГц?
У автора по сетапу проблеммы. 60 мгц - это не большая частота. Тут дизайн редактировать надо, правильно сказали - конвееры, минимизация логики. Просмотреть имплементацию - регистры в I/O, задание правильных констрейнов. Нестабильность тактовой тут не причем...
Цитата(Кузнец @ Nov 25 2015, 21:59)
А есть пример конвейера организованного на плис?
А где можно разрешить дублирование регистров?
А где можно разрешить дублирование регистров?
пример простого конвеера
Разрешение на дублирование определяется в настройках синтезатора.
Всем спасибо, тема закрыта, пошли альтернативным путем решения проблемы)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.