Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Вопрос по SystemVerilog
Форум разработчиков электроники ELECTRONIX.ru > Cистемный уровень проектирования > Разработка цифровых, аналоговых, аналого-цифровых ИС
masics
Меня тут спросил один товарищ как на верилоге реализовать конструкцию VHDL:
Код
BYTE <=  (7 => '1', 5 downto 3 => '1', 6 => B_BIT, others => '0');

Такая конструкция работает:
Код
logic [7:0] test_vector;
assign test_vector  = '{7:1'b1, 5:1'b1, default:0};

А вот присвоить нескольким битам сразу - нет:
Код
assign test_vector  = '{7:1'b1, [5:3]:3'b101, default:0};


Да, я знаю про конкатенацию и последовательные блокирующие присваивания, но вопрос именно про присваивание типа
Код
'{}
andrew_b
Неужели так трудно найти соответствующий раздел форума?
http://electronix.ru/forum/index.php?showforum=16
GREGOR_812
Цитата(masics @ Jan 5 2016, 03:06) *
Меня тут спросил один товарищ как на верилоге реализовать конструкцию VHDL:
Код
BYTE <=  (7 => '1', 5 downto 3 => '1', 6 => B_BIT, others => '0');

Такая конструкция работает:
Код
logic [7:0] test_vector;
assign test_vector  = '{7:1'b1, 5:1'b1, default:0};

А вот присвоить нескольким битам сразу - нет:
Код
assign test_vector  = '{7:1'b1, [5:3]:3'b101, default:0};


Да, я знаю про конкатенацию и последовательные блокирующие присваивания, но вопрос именно про присваивание типа
Код
'{}




Может, это как-то поможет
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2024 Invision Power Services, Inc.