Нажмите для просмотра прикрепленного файла

Странно выдёт себя симулятор. Смотрим первый курсор. Циклограмма берётся из схемы и подаётся на вход регистра.

Clk - клок
Bus2IP_Data данные на входе регистра
CPU_GPIO_Write это CE регистра.
ADC_GPIO выход регистра.

Т.е. мы подали на вход FFFFFFFF подали запись и ничего не записалось (

Смотрим второй курсор.
Та же циклограмма только сформирована с помощью Force.

Всё работает и записывается.

Чём подобное поведение может быть объяснено?

Даже на циклограмме под курсором первым видно, что сигнал FFFFFFFF снимается до того как наступит передний фронт. и по-видимомупоявляется позже.соответственно вы можете записфвать нули. Самая простая проверка - инициализировать регистр во что-то (!), и посмотреть заново.

З.Ы. Под "во что-то" я подразумевал не 00 и не FF

Это функциональная симуляция. Все изменения проиходят по клоку. Никаких задержек я там не могу заметить при любом увеличении. Схема полностью синхронная. Как нечто может измениться до клока не очень понимаю.Не очень понял что это даст? Чем одна константа отличается от какой либо другой?

Как минимум тем, что если вы случайно записываете нули в нулевой регистр - то не увидите этого.

Сделайте просто, чтобы Bus2IP_Data и ADC_GPIO ВСЕГДА различались. Иногда только так косяки можно найти)

Как это случайно? На картинке вполне реальные сигналы которые в одном случае приводят к записи а во втором нет. О какой случайности идёт речь?

Я даже больше скажу этот кусок в железе работает. Т.е. проблема в каких то нюансах симуляции.


Всё оказалось чуть хитрее.

В тестбенче нельзя писать вот так:

wait until CLK'event and CLK='1';
Signal <= '0';

Потому что изменения будут происходить ровно по фронту а не после него как мне казалось ((

Пришлось сделать так:

wait until CLK'event and CLK='1';
wait for 1 ns;
Signal <= '0';

Может кто подскажет как правильно генерить синхронные сигналы?

Собственно что я и написал...
Я не использовал клоковые сигналы в тестбенче, а всегда считал тактами:
wait for 50 ns;
Signal <= '0';
wait for 1200 ns;
Signal <= '1';

Так какие проблемы? Под первый фронт выставляйте данные, под следующий фронт их захватывайте...
или данные выставляйте под отрицательный фронт, а захватывайте под положительный...

В моём тесте стояла задача привязаться к ответам схемы. Т.е. генерить некое взаимодействие а не просто статическую циклограмму.

Так сверху картинка того что вышло. Почему то не ловит ни первый ни второй фронт. Рискну предположить что причиной этому смена состояния ровно вместе с фронтом клока. И симулятор это понимает похоже как то хитро.

Если так, тогда поменяйте
wait until CLK'event and CLK='1';
на wait until CLK'event and CLK='0';
Для тестбенча не принципиально, а вот для себя вы точно сделаете сдвижку на половину такта и гарантированно будет ловится сигнал CE и Data по переднему фронту системного клока.

Это вельми странно. Я именно так и пишу, и никогда проблем не имел. Правда, я пишу wait until rising_edge(clk); но не думаю, что это должно отличаться поведением от вашего варианта.

Дельта-задержка есть, поэтому дополнительной явной задержки по идее не нужно.

Так и я считал что так должно работать. Но видимо есть какой то нюанс который я не до конца понимаю. Но картинки вверху. При любом увеличении изменения данных и клока происходят одномоментно. А есть или нет дельта сказать сложно.

Вариант. Когда ясна проблема её решить уже можно кучей разных способов. Тут важно было понять что за глюк.