Знатоки, подскажите
Можно ли констрейнами ограничить длину линии снизу? (Xilinx)
Есть maxdelay - это ограничение сверху... а мне нужно получить... скажем 7нс +- 0.5 нс линию.
Что-то не понять можно ли это задать или надо ручками прокладывать..?

Спасибо

Нет
Предполагается, что дизайн строго синхронный (так всем проще), а в этом случае достаточно знать максимальную задержку в группе и средства выравнивания фазы тактового для периферии (DLL, DCM).

Ясно... придется ручками :)

Учтите, что значение задержки будет варьироваться в зависимости от температуры, напряжения питания и т. п., и в достаточно широких пределах. Можно поиметь большие проблемы. Xilinx не предназначен для решения подобных задач. ИМХО лучше найти другое решение.

Следует также иметь ввиду, то для какого случая (худшего, лучшего и т. п.) анализатор времен Xilinx показывает значение задержки.

Удачи!

М-м-м... А разве температура будет влиять на задержку распространения по линии...? В смысле не понимаю почему...

Естественно будет! По чисто физическим причинам. Чем выше температура, тем больше задержка и наоборот.