Добрый день
Интересует способы отключения отдельных блоков схемы от сигнала clk. Во многих иностранных статьях читал о комбинационной логике - поставить элемент И на clk. Но такая логика не стабильны - могут возникать помехи, по которым среагируют триггеры.
Думал над триггером, но тогда частота тактового сигнала упадет. Это тоже нельзя отнести к положительным моментам.
Буду признателен, если Вы наставить меня на правильный путь

http://mitpublications.org/yellow_images/1...167_logo_13.pdf

вход разрешения работы у регистра/триггера не устраивает?

Триггеры все равно будут работать и потреблять. Суть же именно в том, чтобы clk не поступал им на вход.



Спасибо, нашел подходящий способ для отключения clk

поставить PLL и подавать тактовую с PLL на логику.
запрещать работать PLL не подходит?

Добрый день.
Можно попробовать для xilinx использовать
BUFGCE
Convenience Primitive: Global Clock Buffer with Clock Enable
This design element is a global clock buffer with a single gated input. Its O output is "0" when clock enable (CE)
is Low (inactive). When clock enable (CE) is High, the I input is transferred to the O output.
Думаю у Altera есть аналогичный компонент.

Не совсем так.
У Альтеры, например, у LABа есть несколько глобальных сигналов. Из них два клока и несколько энейблов. Так вот энейблы отключают клок для всего LABа.
Если есть желание отключить клок более глобально - следует посмотреть блоки Clock Control.

Динамическое потребление обусловлено тем, что при переходе сигнала из одного состояния в другое перезаряжаются емкости, которыми нагружен сигнал. Если сигнал не переключается - потребления практически нет. Полностью отключать тактовую частоту в FPGA не имеет особого смысла, так как экономия на этом будет ничтожна по сравнению со статическим потреблением, а гемморой может вырасти приличный. В ASIC так на самом деле делают потому, что там статическое потребление невелико, и можно сэкономить площадь триггеров, сделав вместо триггеров с EN обычные. В FPGA же это всё неактуально.