Спасибо всем за ответы!
Цитата(Jackov @ Mar 15 2016, 22:11)

Вполне может быть по причине асинхронного дизайна.
Собственно сам делитель совсем не асинхронный, а "запрещенные комбинации" при Кд 4 и 5 возникать не могут, потому асинхронная цепь сброса по идее влиять на работоспособность при таких Кд не может.
Проблема решилась после замены цепочки DFF на один LPM_DFF

, что, как по мне, весьма странно...
Цитата(krux @ Mar 16 2016, 08:15)

LPM_DFF выкидывайте, и делайте всё тактирование - только от одного тактового сигнала, например clock от PIN_40.
В смысле выкидывайте? Понятно, что все тактирование от одного сигнала это очень "феншуйно", но боюсь может не влезть в EPM3032 и кушать будет наверное больше.
Цитата
И избавьтесь от желания поделить частоту в ПЛИС.
Вы наверное не поняли - деление частоты это основная задача которую делает эта CPLD и еще немного внешней логики. Впрочем, если Вы подскажите вариант, как поделить частоту до 220МГц, при Кд=6..30, чтобы на выходе был меандр
в том числе при нечетных Кд, и чтобы фазовый шум не превышал -150дБн/Гц при отстройке более 10кГц, а еще без применения экзотических/дорогих компонентов (это в большей степени эксперимент и не коммерческий проект) я с удовольствием выслушаю

, я не прикалываюсь - иногда такие делители это действительно в некотором смысле проблема (можете в соседний форум заглянуть, там как-то обсуждали).
Сейчас почти все это делает схемка из epm3032a, 74lvc1g32, nl27wzu04 и 74lvc74. "Почти" потому, что в нынешнем варианте работает только до 200МГц согласно квартусу и до 208МГц в реальности. Но если ограничить длину счетчика Джонсона до 6, то квартус радостно рапортует о 222МГц, а в реальности работает до 274МГц
Цитата
и создайте SDC-файл с описанием того какая частота приходит на PIN_40. тогда quartus начнёт нормально проверять T_setup и T_hold для триггеров.
Он у меня был инзначально. Да и проблема не в том, что работает неправильно на высокой частоте, а в том, что просто работает не правильно - хоть на 1МГц, хоть на 200МГц...