Здравствуйте, форумчане! У меня возникла проблема. Имеется проект на ПЛИС FLEX10KE. В проекте примерно 15 блоков, 10 из них работают на частоте 16 МГц, 5 на частоте 32 МГц. Входная частота ПЛИС - 32 МГц. Частоту 16 получаем путем деления входной пополам (стоит простой делитель). В определенных местах эти блоки начинают взаимодействовать между собой. Проблема в анализе частоты исходного проекта через quartus 9,0. Как правильно указать для анализа частоты? Когда выставляю частоту 32МГц в default required Fmax, синтезатор пытается вытащить всю систему на 32МГц (мне этого не надо). Если я указываю частоты через individual clocks, то он просто на них забивает. Может есть возможность как-то прописать для него констрейны (насколько я понимаю, данная ПЛИС sdc в quartus 9.0 не поддерживает)?

Сделайте вместо 16 МГц сигнал "разрешения", длительностью в 1 клок от 32 и переведите весь проект на 32... И на этом все проблемы закончатся...

Разве в таком случае синтезатор не будет тянуть все пути на 32 МГц, и временной анализ не выдаст массу предупреждений по TimeSetup? А весь проект на 32 тянуть совсем не вариант.

Так не потребуется переход из одного клокового домена в другой (просто добавится сигнал ce на входе триггера) и синтезатору намного проще будет растянуть схему, скорее всего Ваши временные ошибки были именно в месте перехода с одной частоты на другую. Если это не поможет, то нужно будет добавить дополнительное временное ограничение - мультицикл (тогда анализ будет произведен также на 32МГц, но в случае с триггерами с ce анализ произведен с удвоенным периодом, т.е. как бы с 16МГц), как его задать для этой плисины не имея timequest, увы, не знаю.