Система следующая:(Cyclone 4)
1.Одна плата раздает частоты, метки синхронизации периферийным платам. F0-метка цикловой синхронизации, F16m - 16 МГц , F2M - 2 МГц.
Все частоты и метки вырабатываются от одного делителя частоты (128Мгц).
2. На платах окончаний F16m заведено на PLL.

Вопрос: Можно ли использовать метку F0 и частоту F2M без схемы перехода их из клокового домена. Они нужны для установки делителей частоты.

Делители будут работать от PLL на частоте 32Мгц.
реализация коллег:

-- Counter from 32MHz
Cnt_F32m[3..0] = lpm_counter (.clock = gc32m, .sset=FrameSync)
WITH (LPM_WIDTH = 4, lpm_svalue=3)
RETURNS (.q[]);
--Frame Sinchro
FrSync1 = dff(.clk=F2M, .d=!F0, .clrn=!FrameSync);
FrSync2 = dff(.clk=F16m, .d=FrSync1, .clrn=!FrameSync);
FrameSync = dff(.clk=gc32m, .d=FrSync2);

1. А если не доходит одна из частот?
2. А если недостаточный уровень одной из частот?
3. А если разные длины кабелей для разных частот?
4. А если ...

Кросс плата разведена . Дорожки в ней не пропадут. Другое дело емкостная нагрузка. Реально было: передний фронт частоты раздваивался в зависимости от количества установленных плат. В прочем с этой проблемой легко поборолись схемотехнически. Вопрос был о том, что PLL работает от 16МГц. Частота PLL примерно 3-4ГГц. По этому будет дрожание фронта восстановленной частоты относительно сигналов F0,F2M. Это смущало.

Может тогда стоит указать тип сигналов?
Дрожание не страшно, только если порядки частот одинаковые.
Переход от 100 МГц к 125МГц - прокатило бы.
У меня от 50 МГц к 400 МГц - не прокатывало. Пришлось делать честный переход между клоками.
Источник был внешний и общий - 1600МГц.

Структура сигналов в вложении.

При таком раскладе можно считать метку F0 и частоту F2M не клоком, а простым сигналом. Это конечно если задержка на один такт частоты 32Мгц устраивает.