Есть некоторый черный ящик (мегафункция PHYLite), которая генерирует несколько тактовых (и привязанных к соответствующей тактовой данных). Упрощенно, это выглядит так:
Код
Bank0:
clk0,
data0_0,
data0_1,
data0_2
...
Bank1:
clk1,
data1_0,
data1_1,
data1_2
...
clk0,
data0_0,
data0_1,
data0_2
...
Bank1:
clk1,
data1_0,
data1_1,
data1_2
...
Частоты clk0 и clk1 - совпадают. Данные сигналы подключены ко внешней памяти. Помимо задания соотношения между клоком и данными в одном банке, есть требование (со стороны памяти) к максимальному смещению фазы между clk0 и clk1.
Т.е.
abs(clk0_phase - clk1_phase) <= T
Подскажите пожалуйста, как можно описать данное ограничение в SDC файле? Читал статьи des00, книгу Ryan Scoville, но что-то не могу сообразить.
Пока лучше ничего придумать не смог (да и это ИМХО ерунда написана)
set_output_delay -clock [clk0] -max -0.24ns [get_ports clk1_port]
set_output_delay -clock [clk0] -min 0.24ns [get_ports clk1_port]