Доброго времени суток!
Подскажите, пожалуйста, есть ли возможность как-нибудь завести DDR3 контроллер памяти (MIG) в Kintex при некорректной трассировке.
Разумеется,надеяться на полный функционал не приходится, но, как минимум, низкоскоростной буффер необходим.
Проблема очень и очень серьёзная:
1) управление находится на разных банках, но это решаемо.
2) Байт группы линий данных перемешаны между собой внутри банка. ( и это исправить можно только новой PCB)
Есть ли варианты создания рабочего проекта с памятью? ( при компиляции "в лоб" вылетает с ошибкой)
Полная версия этой страницы: Kintex DDR3 память
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Здравствуйте.
Не очень представляю, что не так по п.1, но по п.2 перестановка сигналов внутри байта разрешена.
Непонятно, что у вас валится при компиляции в лоб? Насколько я помню, при настройке MIG проверяет UCF и если что-то не так, то уже на этом этапе не сгенерирует корку.
А вообще, в UG586 конкретно описано, что можно, а что нет. Что из этого вы нарушаете?
Не очень представляю, что не так по п.1, но по п.2 перестановка сигналов внутри байта разрешена.
Непонятно, что у вас валится при компиляции в лоб? Насколько я помню, при настройке MIG проверяет UCF и если что-то не так, то уже на этом этапе не сгенерирует корку.
А вообще, в UG586 конкретно описано, что можно, а что нет. Что из этого вы нарушаете?
Цитата
Pin Swapping
• Pins can be freely swapped within each byte group (data and address/control), except
for the DQS pair which must be on a clock-capable DQS pair, and CK which must be
on a clock-capable p-n pair.
• Byte groups (data and address/control) can be freely swapped with each other.
• Pins in the address/control byte groups can be freely swapped within and between
their byte groups.
• CKE and ODT can be placed on any unused pin in the memory interface banks except
VRN/VRP pins.
• No other pin swapping is permitted.
• Pins can be freely swapped within each byte group (data and address/control), except
for the DQS pair which must be on a clock-capable DQS pair, and CK which must be
on a clock-capable p-n pair.
• Byte groups (data and address/control) can be freely swapped with each other.
• Pins in the address/control byte groups can be freely swapped within and between
their byte groups.
• CKE and ODT can be placed on any unused pin in the memory interface banks except
VRN/VRP pins.
• No other pin swapping is permitted.
Цитата(Inanity @ May 23 2016, 00:19) 
Здравствуйте.
Не очень представляю, что не так по п.1, но по п.2 перестановка сигналов внутри байта разрешена.
Кажется в UG586 конкретно описано, что можно, а что нет. Что из этого вы нарушаете?
Не очень представляю, что не так по п.1, но по п.2 перестановка сигналов внутри байта разрешена.
Кажется в UG586 конкретно описано, что можно, а что нет. Что из этого вы нарушаете?
DQS-ы на месте, а вот данные попутаны.
F.E. DQS_0, DQ[0-2], DQ[4-7] расположен в байт группе T0, а DQ[3] в байт группе T1.
Аналогично часть данных с байт группы T1, расположены в T0.
Нарушен пункт :
"DQ signals must be connected to the byte group pins associated with the
corresponding DQS"
Сомневаюсь, что удасться сделать что-либо. У вас общие сигналы получается по разным кускам чипа ушли, по таймингам не уложиться. НУ теоретически можно написать свою реализацию контроллера на низкую скорость. Однако есть НО. Какую скорость оно будет способно поддержать? Как с рефрешем памяти быть? Разные клоки в одном чипе - это еще проблемы.
Цитата(NahaL @ May 22 2016, 23:36)
DQS-ы на месте, а вот данные попутаны.
F.E. DQS_0, DQ[0-2], DQ[4-7] расположен в байт группе T0, а DQ[3] в байт группе T1.
Аналогично часть данных с байт группы T1, расположены в T0.
Нарушен пункт :
"DQ signals must be connected to the byte group pins associated with the
corresponding DQS"
F.E. DQS_0, DQ[0-2], DQ[4-7] расположен в байт группе T0, а DQ[3] в байт группе T1.
Аналогично часть данных с байт группы T1, расположены в T0.
Нарушен пункт :
"DQ signals must be connected to the byte group pins associated with the
corresponding DQS"
Если разница в длине дорожек внутри группы DQ/DQS/DM не слишком большая - ничего страшного не произойдёт.
В худшем случае будете работать на более низкой частоте чем заявлено, калибровка на высоких частотах не будет работать.
Хороший урок системным инженерам на будущее.
Цитата(NahaL @ May 22 2016, 20:36)
Нарушен пункт :
"DQ signals must be connected to the byte group pins associated with the
corresponding DQS"
"DQ signals must be connected to the byte group pins associated with the
corresponding DQS"
Как вы, наверное, знаете, MIG на 7-ой серии HDL-ный, т.к. нет внутреннего аппаратного контроллера. Собственно, вроде как исходники все есть, ничего не зашифровано. DQS питает PHASER, который рулит IDELAY линии данных. Я не уверен, но скорее всего есть требование, чтобы некоторые примитивы лежали внутри одного банка. Видимо PHASER не может дотянуться до IDELAY в других банках. Можно попробовать подключить MIG с помощью исходников, добавить и программно поменять местами DQ. Возможно на низкой частоте это и заведётся.
Можно ли работать с 16 битной памятью по 8 разрядной шине? Пока инициализация не проходит.
Цитата(exigo @ May 26 2016, 13:48)
Можно ли работать с 16 битной памятью по 8 разрядной шине? Пока инициализация не проходит.
сравните по ножкам чипы. обычно они пин2пин совместимые. если получится найти такой, у которого косячные ноги не попадают, возможно это прокатит.
еще бы я попробовал отредактировать HDL исходниики интерфейса, используя среду моделирования и модель памяти. быть может что нибудь бы заработало.
а почему инициализация не проходит смотрели ? какой вердикт ядра ? на MIG есть AR траблшотинга.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.