Прошу оценить стоимость разработки цифрового приёмника (DDC) на VHDL без использования сторонних ip-ядер. Состав приёмника – NCO, комплексный смеситель, каскады дециматоров на КИХ фильтрах, управление по AXI шине. Приёмник умеет перестраивать все или выбранные фазы (смесителя и дециматоров) по синхросигналу. Также умеет перестраивать коэффициенты децимации на лету, по командам с axi. Работает на максимальной для выбранного кристалла частоте. К IP ядру прилагается gui для расчёта фильтров со встроенной мат. оптимизацией по критерию полоса/подавление.
Схема не классическая – CIC + корректор, а на основе КИХ с симметричной реализацией фильтров, в результате довольно компактный приёмник - при прореживании в 256 раз довольно двух каскадов, 6 умножителей, 700 триггеров, 500 LUT, 6 BRAM на 2 кбайт. АЧХ как на картинке.



Рад услышать любое мнение!

По стоимости не подскажу. Напишите по пунктам ключевые особенности, чего нельзя реализовать (по ресурсам, быстродействию, структуре) с помощью стандартных средств и дополнительных программ (Matlab например). Для NCO Вы используете только табличное преобразование или есть алгоритмы аппроксимации? Сколько на него в отдельности уходит ресурсов? Какая разрядность NCO по фазе? Какие используются алгоритмы оптимизации при нахождении коэффициентов фильтра? Каким образом эти алгоритмы учитывают фиксированную разрядность коэффициентов?

5-7K

В Xilinx ip нет перестройки децимации/усиления на лету, например, нет синхронизации. NCO табличный, хотя раньше был с коррекцией в ряд Тейлора на 20 бит, за ненадобностью отвалился в пользу менее ресурсоёмкого.
Оптимизация идёт по эффективной шумовой полосе, затем по полосе пропускания/ослаблению в полосе запирания, там есть всегда точка оптимума для конечной разрядности умножителей. Фиксированная разрядность не учитывается, там КИХ, а не БИХ фильтры, особой нужды нет. Округление результата симметричное для простоты, хотя сейчас уже, как слышал, используют комплексное.

iprium что-то подобное продаёт за 3K евро в нетлистах, разработка с нуля, думаю дороже должна быть.

А, если не секрет, сколько времени займёт такая разработка у специалиста с опытом?
Можно в ЛС.

Спасибо!

Мне сложно судить, т.к. в библиотеке разработок описанные вещи у меня есть. В целом подобный каркас "NCO, комплексный смеситель, каскады дециматоров на КИХ фильтрах" мне скидать часа 4. Если под "управление по AXI шине" понималась AXI Lite то еще часа 4 сделать мост для управления. Если полноценный AXI то это разбираться надо в его тонкостях.

Сложность вот в этом "Работает на максимальной для выбранного кристалла частоте" - это подразумевает по сути создание RPM макроса ну или широкое использование примитивов целевой ПЛИС. Может времени занять до 2-3 недель.

Вся фишка вот в этом " К IP ядру прилагается gui для расчёта фильтров со встроенной мат. оптимизацией по критерию полоса/подавление." Судя по картинке, софт работает и кодогенератором, а это сложнее. Вот такое сделать я не возьмусь. Т.к. под PC давно не пишу. Но думаю что месяц-два займет.


NCO или DDS ? Всегда считал что DDS = NCO + преобразователь синуса/косинуса

А мне казалось, что это одно и то же

Сигналы готовности нельзя использовать для синхронизации? Или есть какие-то особенности?


Нет, речь конечно не о БИХ, а об алгоритме оптимизации целевой функции при нахождении коэффициентов КИХ фильтра. Понятно, что она будет сильно нелинейной, при ограничении разрядности.


Присоединяюсь к вопросу об оптимизации по максимальной частоте: примитивы, RPM или Hard Macros? На vhdl согласен, разработчик в области ЦОС должен иметь в запасе набор своих ядер, позволяющий реализовать приемник с каскадной децимацией.

Под синхронизацией подразумевается сигнал, который устанавливает начальную фазу DDS и (или) перезапускает прореживание, то есть если прореживаем в 256 раз, 255 точек выкидываются, вот он и определяет с какой точки начинаем выкидывать лишнее, грубо говоря.
Для частоты сделано на примитивах, если каналов много и кристалл сильно заполнен добавляются area constraint, но не всегда обязательно.

Для NCO достаточно сброса, для фильтра можно сделать пропуск нескольких отсчетов данных, чтобы подогнать фазу выходного сигнала под требуемую (чтобы избежать звона фильтра).


На CIC давно никто не делает, КИХ - классика. Правильно ли я понимаю:
Аккумулятор фазы - на распределенной логике
1 BRAM - преобразователь из угла в sin/cos
2 DSP - квадратурный смеситель
4 BRAM - память на данные для двух фильтров
1 BRAM - память на коэфф. для двух фильтров
4 DSP - MAC в двух фильтрах

1 BRAM - таблица, 1 BRAM - входное FIFO, 2 BRAM - память данных с сим. выходом, 2 BRAM - память коэффициентов.

DDS = NCO + ЦАП
NCO = PA + PAC
где
PA - Phase Accumulator, PAC - Phase-to-Amplitude Convervter

Не претендую на истину, но вроде всегда так было.

Хорошо оптимизировано. Память коэффициентов под разные степени децимации? Чем определяется необходимость во входном FIFO? На усиление тратится отдельный такт в ущерб порядка? Какова необходимость в смене усиления на лету?

Память коэффициентов грузится со второго порта для смены коэффициента децимации. FIFO потому что приёмник работает на своей частоте (макс для кристалла), а данные приходят с АЦП напрямую на частоте АЦП. То есть смена клокового домена + джиттер компенсатор. Сделано для удобства пользования.
Фильтр всегда усиливает в зависимости от коэффициента децимации, т.к. масштаб коэффициентов выбирается исходя из разрядности умножителей, так что нужен баррел шифтер для сдвига выхода при смене коэффициента децимации (у меня это называется изменением усиления фильтра).
Такт тратится только в Spartan-6 для симметричного округления, в S6 нет его поддержки в DSP слайсах.

Хорошо сделанная работа, со своей стороны мог бы рекомендовать потенциальному работодателю.

Значит ошибался у меня в модемах nco выдает стробы и дробную ошибку, а dds выдает синус/косинус.

Вспомнил, sin/cos таблицу можно (нужно) расшарить на два параллельных DDC, без потери разрядности аккумулятора угла, с аппроксимацией и без. Что касается входного FIFO, по моим требованиям всегда хватало 16 тактовой глубины на распределенной памяти. А вот в старом софте, старше ISE 14.7, были ошибки, не позволяющие в vhdl реализовать ядро, работающее на полной скорости (V4 или V5 до 550 МГц), переходил на родной язык описания.