Форум разработчиков электроники ELECTRONIX.ru > Задание констрейна create

Помощь - Поиск - Пользователи - Календарь

Полная версия этой страницы: Задание констрейна create_clock Sinplify для выхода BUFG

Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор

egorman44

Jul 20 2016, 15:50

Всем здравствуйте подскажите пожалуйста , как мне задать create_clock для выходного пина клокового буфера BUFG. Тут появилась какая-то гуйня под названием SCOPE я в ней обзываю клок и указываю объект откуда он зарождается, путь к объекту взял в Technology View. Нажимаю Check Constraints в репорте получаю следующее:

Код

create_clock -name { TXUSRCLK2 } { t:xilinx_1gig_pcs_pma_inst.inst.core_clocking_i.bufg_userclk2.O } -period { 16 }
@E:"/u/esmirnov/wa_B0/atlanticB0_three/Logic/fpga/synplify_run/dig_fpga_top/dig_fpga_top.fdc":28:0:28:0|object "t:xilinx_1gig_pcs_pma_inst.inst.core_clocking_i.bufg_userclk2.O" does not exist

Кто может подсказать чего ему не нравиться ?

egorman44

Jul 21 2016, 15:39

Похоже я поборол этот глюк, по умолчанию разделитель в иерархическом имени в Synplify является точка "." и я предполагаю , что задав констрейн на выход BUFG через

Код

t:xilinx_1gig_pcs_pma_inst.inst.core_clocking_i.bufg_userclk2.O

синтезатор не смог понять что "bufg_userclk2.O" - это выход "O" у "буфера bufg_userclk2".

Пришлось отказаться от использования SCOPE и использовать "/" в качестве разделителя:

Цитата

set_hierarchy_separator {/}
create_clock -name {TXUSRCLK2} [get_pins {xilinx_1gig_pcs_pma_inst/inst/core_clocking_i/bufg_userclk2.O}] -period {16}

Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.