Добрый день,

надо на 13 ножках включать-выключать управление полных мостов (4 моста и куча enable к ним), а само правило включения-выключения передавать чем-то с контроллера. Так как фронты в мосте должны быть около 3нс (мосты могут работать до 70MHz), а точность начала примерно в два раза лучше, похоже контроллером это сделать не получится. Раньше всегда делал на терасиковских бордах, а тут надо вписаться в супер маленькие габариты, чтобы плата была не шире 22 мм.

ПЛИСки никогда не разводил... Надо срочно... Места мало... Работал до этого только на Альтере (FPGA), для CPLD ни разу не писал и не сильно предсталяю можно ли на них это сделать...

Что можно взять с маленьким корпусом, чтобы 13 ног на выход и 3-4 на вход с контроллера, и чтобы референс дизайн был как плату разводить, и чтобы не больше 4 слоев, а лучше вообще в 2 слоя вписаться. CPLD вообще такую задачу потянет? А Циклон с минимальным числом ножек и минимальным корпусом - это 3-тий? А Латис легко после Альтеры осваивается?

Спасибо!

ИИВ

Только что заказал себе бесплатно сэмплы MKV58F1M0VLQ24
20 на 20 мм.
44 ШИМ канала, разрешение - 285 псек
Частота ядра 240 МГц

круто, спасибо!
Скажите, пожалуйста, а другие камни, но с двойной точностью по плавающей точке, такими свойствами обладают? Сейчас не могу выбрать между пиком, СТМом и атмелом...

Все-таки ищется ПЛИСка...

почитал доки на процессоры, ШИМ - да, идеально на них делается... А у меня немного все сложнее, у меня 4 катушки, с парой управляющих сигналов на каждую, и мне эти катушки надо включать-выключать с заданными мной задержками друг отностительно друга, и, иногда всего-то на 2-3 такта, то есть схема включения получается очень не тривиальная... Идеально делать через ФИФО, в которое класть конфигурацию включения, и число тиков, сколько подождать от предыдущей конфигурации. Но тут без плиски - не представляю как, поэтому, пожалуйста, посоветуйте мне на мое исходное сообщение!

Спасибо!

ИИВ

маленькие ПЛИС у Актела есть
ну и iCE40 от Латиса

http://www.microsemi.com/products/fpga-soc...#product-tables
http://www.latticesemi.com/Products/FPGAan...iCE40Ultra.aspx

у блэкфинов есть параллельный порт, куда он может выдвинуть на большой частоте 16 битные данные из внутренней памяти.
на счёт именно 70МГц надо в даташите уточнить, начиная с какого-то момента у некоторых новых ограничение в 50 МГц появилось, раньше вроде не было, было просто Fppi_max = Fsclk/2.
adsp-bf592, 504, 70x (702 с частотой sclk 200МГц) в мелких qfn корпусах бывают.
и параллельный порт который может быстро данные выплюнуть можно и в других МК поискать, в тех же pic32 что-то было.

ну или посмотреть параметры скорости GPIO и тупо DMA заставить данные перекладывать из памяти в регистр.

еще есть psoc 5 от кипариса, можно на них сделать.

а вообще фифо организуется и без плис, SN74V225 например, МК может неспешно загрузить данные, а потом включить таймер на определённое количество клоков и выдвинуть сколько надо данных на параллельную шину.


в регистры ШИМ таймера данные может и ДМА подкладывать (в том числе и по другому таймеру) так что какую угодно нетривиальную схему включения реализовать можно.