Не знаю ваших мотивов, но еще раз прошу вас быть корректным в общении. Вы не доктор Хаус с паяльником.


Я сказал про путь проводника - вы ответили "бред". Я привёл ссылку на доку. Вы отмолчались.
Я говорил об обратных токах аналоговой и цифровой части - сюжет повторился.


Может быть аргументированно укажите, где, как вы выражаетесь, х**ня написана?


Уже.
Основной для меня - UG483. И там прекрасно описывается ситуация, когда соседствуют два сигнальных слоя, разделенных препрегом.


Ну а где конкретно-то? Плейн не рвётся под сигналами, импеданс соблюдён, длины выровнены.
Не додумывайте за меня. Я ни с кем не спорю, но утверждать, что для двух слоев, разнесенных на 0.51мм будут существенны кроссталки - это нонсенс. Я привел вам в пример ДВА документа, где эта ситуация обрисовывается, и референс ZedBoard, где ситуация в НЕСКОЛЬКО раз хуже моей.
И уж будьте уверены, если бы я хоть в одном документе встретил ОБЯЗАТЕЛЬНУЮ рекомендацию разделять сигналки плейном - я бы это сделал. Но верить на слово не могу.
С вашей же стороны аргументов 0, лишь грубость. Ну что же...

Мотив- усредненное понятие между спортом и хобби. Вне форума еще и зарабатываю на дизайн ревью



Нет конечно- просто ядовитый комментатор.



+



Могу только не хочу . Точнее, не хочу повторяться в очередной раз- понимаете, это как зазоры между битами в вашем дизайне: раз десять про них говорил, а толку? Вы же так и не изучили объект. Говорить об этом по-новой? Это уже будет спам.



Основным, как вы выражаетесь, должен быть UG583 и аналогичные. То есть не только от хилых- но и этот хотя бы осилить.



Дык, интересно делать Г- кто ж запрещает. Дизайн в конце концов ваш. Однако:



Начинайте с 12 стр. У псбтехноложди в соседней ветке на яндекс диске вроде перевод даже был. Документ примечателен тем что тут сразу вся выжимка, хотя он не единственный конечно в своем роде.

Извиняюсь, что влезаю - я не видел вашего стека, но думаю, что если у вас расстояние между смежными сигнальными слоями > расстояния до их референса*3, то влияние будет минимальным. Конечно если позволяет стек и кол-во слоев, то лучше и надежнее будет положить сигнальные слои между референсными - тут рекомендации правы, но это далеко не всегда возможно.

http://www.jedec.org/standards-documents/f...uffered%20DIMMs

При достаточно большом зазоре между слоями можно располагать сигналы на смежных слоях. Да, условия не идеальны, но лучшее - враг хорошего.
Если учесть, что на планках длины трасс 10+см то в дизайне с рядом стоящими драйвером и чипами самой памяти проблем возникнуть не должно.

Конечно можно если уметь - ранее писалось об этом. Однако случай не располагает




Планки гоняют в симуляторе, все что надо все поправят.



Да речь также шла о том что всю эту платку можно сделать на 8 слойке, с 4-мя сигнальными слоями разделенные плейнами. А не на 10 слойке с кучей свободного места без разделения

Милости просим в наш балаганчик!
Стек прикрепил в аттаче. Препрег между слоями ~500 микрон, расстояние до референса 75 микрон, т.е. имеем в 6.6 раз большее расстояние.
Конечно, надежнее было бы прокладывать между референсами, но в моем случае мне бы пришлось отказаться от близко соседствующих плейнов VCC и GND.


Uree, спасибо за мнение.
Жаль, в документации не удалось найти конкретных рекомендаций по зазору и прогнозов или методик прикидки величины кроссталков.


Участки параллельного расположения дорожек минимизированы, зазор выбран >х6. Какое такое сверхумение здесь требуется?

Общих рекомендаций не будет, все случаи разные.
Прогнозы - это скорее к метеорологам
А методики сводятся к двум направлениям - моделирование, если много времени и достаточно базы, чтобы сделать его правдоподобным, и собственно макетирование/изготовление с дальнейшим тестированием и выявлением границ работоспособности девайса.
Второй способ однозначно дешевле(если брать честный способ его реализации) и доступнее. У Вас к нему, похоже, все уже готово.

+1



С этим не могу согласиться. Типа, дешевле "перебором" искать правильный вариант? Либо вы неправильно выразились либо я неправильно понял.



Обычное самое, без "сверх". Например умение не считать себя самым умным хотя бы до прочтения документации . Если надо вылезти за рамки "хотя бы" то соответственно нужно уже узнавать как получена эта документация, но для этого нужна хорошая инструментальная база и высокого уровня знания по электродинамике.

Uree, количество итераций можно нормировать?

Ммм... что значит нормировать? Заранее сказать сколько их будет? Не понял вопроса.

Ну да..
Запуск платы стоит денежку. Компоненты стоят денежку. Тестирование стоит денежку.
Умножаем на количество итераций, получаем затраты на производство.

Вроде бы считается, что за 3 итерации можно получить готовый продукт.

Если все пойдет хорошо, то можно. Вот только пока не видел никого, кто гарантировал бы это... А теоретически да
- прототип, на котором все работает и проверяется перформанс - дальше уточняется что и как поправить
- триал, с поправленным перформансом и подготовленный с учетом требований производства для массовой продукции
- пре-продакшн, для проверки что "все сошлось".

И в случае отработанного процесса проектирования даже укладывается весь процесс в три итерации. Но это на подобных продуктах, были у нас такие. Но если в дизайне есть новое, да еще и его много, то тут вряд ли стоит рассчитывать на минимум итераций. Часто между первым прототипом и триалом еще 1-2 итерации были, направленные на поправки перформанса. Но это в нашей практике сет-топ боксов было. В силовой электронике и прототипов по 3-5 бывает, пока все заработает как надо.