Добрый день, коллеги.
Если есть возможность, покритикуйте, пожалуйста, трассировку Zynq-DDR3 (2 чипа), и взгляните на Ethernet. Основной интерес, конечно, к DDR3.

Сразу структурирую некоторые моменты по дизайну, которых придерживался:
- Два чипа, топология Fly-By, после последнего чипа стоят терминаторы на всех линиях группы ADDR/CTRL.
- Процесс выглядел так: все линии группы ADDR/CTRL подводились к первой микросхеме, затем выравнивались. После чего тянулись ко второй микросхеме и снова выравнивались. Для некоторых линий в группе можно видеть "бесполезный" прыжок на слой TOP (красный) и переход обратно - это для выравнивания по высотам и по временам распространения в слоях, т.е. все линии делают одинаковое кол-во переходов на одинаковые слои и занимают на них почти одинаковое расстояние.
- В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах.
- Сиганлы выровнены в пределах байтлайна.
- Импеданс диффпар 75.8/80.8 Ом для внутренних и внешних слоев соответственно.
- Импеданс single-ended линий 40.2/47 Ом для внутренних и внешних слоев соответственно.
- Конечно, каждый сигнальный слой опирается на плейн.
- Препрег между GND и PWR плейнами 100 микрон.
- Выравнивания между последним чипом и терминатором не выполнялось: логика подсказывает, что этого делать вовсе не обязательно, ведь в сущности нет разницы, сколько времени сигнал будет бежать от последнего чипа до терминатора. Или я не прав?
- К сожалению, пришлось не очень красиво поступить с клоком - на суммарной дистанции 7мм проводники пары расходятся с 0.1 до 0.6мм (см. картинку в аттаче). Насколько это может быть критично?

Схема питания DDR3 еще не доведена до ума, туда можно особо не смотреть. Ethernet же закончен полностью.

В целом, серьезных подлянок от дизайна не жду, поскольку довольно строго соблюдал требования, но буду очень, очень признателен за любые советы/оценку.
Если кому лень качать архив, дополнил пост скриншотами.
Спасибо!

Как и ожидалось в этой теме, речь идет именно о сферическом дизайне в вакууме . Сразу видно что ддр3 и выравниванием до этого не занимались серьезно- но пока от подробных комментариев воздержусь: очень интересно послушать некоторых местных гур. Между тем, советую вам ознакомится со следующим:

- пару тройку гайдов по разводке ддр3. Если мне не изменяет память у того же псб технолоджи был перевод презентации от кайденса, где была также очень доступная информация по организации сигнальных слоев и порядке их чередования. Клоки у вас это нечто

- расчет зазоров между проводниками в хайспидах. В частности применительно к ддр3

- изучите документацию по разводке гигабитных физиков, например этот. Объект интереса- 8ми слойный стек и разводка участка "физик-проц".

- изучите собственно технику создания меандров, в частности то какая геометрия должны быть у сегментов меандра(соотношения). Выравнивание сделано(как и использование свободного места) очень криво.

Пока что приведенная вами платка мягка говоря ни о чем. Напоследок вопрос: а где такие кривые футпринты нашли? Также хотелось бы получить отдельный ваш комментарий по поводу участков с приложенных скриншотов.

+1
EvilWrecker всегда весьма категорично выступает в оценках.
Но возразить тут ему нечего.
Можно только еще подлить гадостей. Но смысла пока в этом нет.

Полностью с Вами согласен- рановато еще . Хотя например есть еще подозрения что и со схемотехникой не все гладко: при беглом осмотре видно следующее(см.скриншот). Но скажу честно, схему не смотрел даже- хватило и платы.

Да, вы правы: серьезно не занимался. Именно ввиду отсутствия опыта опирался исключительно на формальные требования к трассировке, ну и на дизайны референс плат.




Спасибо за наводку, обязательно посмотрю. Но, если можно в двух словах: а что не так с клоками? И что не так с ethernet?


Ориентировался на правило 1.5W..2W зазор проводник-проводник в группе данных (для импеданса 40Ом). На небольших участках это правило нарушается, однако рассудил, что, во-первых, импеданс достаточно мал, а во-вторых, данные приходят гораздо раньше остальных сигналов и приходят одновременно, т.е. кроссталк не должен вызвать неприятностей. Я не прав и это серьезная проблема?


На пассивные компоненты - IPC библиотека от Altium. На большинство микросхем - опять же Altium Vault.


Ох, первый и второй скрин - просто жесть, без комментариев.
Третий скрин: ну, via-in-pad, один виас или четыре - не столь критично.


Касательно именно этого момента - тут все в порядке, просто иное включение.

p.s. Владимир, EvilWrecker, еще хотел спросить: как вы считаете, дизайн в части DDR и Ethernet плох настолько, что неработоспособен, или же просто некрасив и не оптимален?

Насчет TPS51206 понятно(повторюсь, схему не смотрел от слова совсем)- что касается остального:



Посмотрите на скриншоты- а лучше внимательно почитайте док. Говоря про клок- у вас только до первой планки он идет через 4 переходных гуляя из слоя в слой.



Часть на скриншотах, часть вкратце: у вас достаточно длинных участков где проводники идут слишком близко к друг другу включая клок.



Что-то не похоже, ну и IPC тут явно не пахнет



Это избыточное количество- конкретно для кварцев не нужно делать такой термоинтерфейс на земляной полигон.




В первую очередь у вас практически все сделано без оглядок на требования по разводке и рекомендаций производителей Память наверное заработает, но на малой частоте и не в поле. Эзернет чуть(наверное ) лучше но в целом все то же самое что из памятью, плюс слишком длинные и тонкие соединения к питающему напряжению.

Вы лучше все-таки доки почитайте, пересказывать лень как ни крути: тем более вкратце- тут будет что называется случай, когда простота хуже воровства.



ZYNQ это не i.MX6 Но больше всего внимания привлекает то насколько все таки жирные трассы у вас и как странно они выведены с бга. На 8 слоях легко выжимаются 0.127мм и менее, зачем тут трассы в 0.17мм?

Уже перечитываю доки, коль скоро такие недочеты, однозначно буду переразводить (6-я попытка ).
Но касательно клока, все-таки: эти переходы mid2-top-mid2 делал лишь потому, что адресная группа нуждается в них. А значит, как компромисс, то же самое нужно сделать для клока, чтобы исключить разницу длинн переходных и унифицировать длинну на каждом из слоев. Соответственно вопрос: этого для клока делать не нужно было и тянуть в одном слое?


Понял, исправлю.


IPC-7352 Chip_Capacitor_N.PcbLib
IPC-7352 Chip_Resistor_N.PcbLib

Перепроверю, спасибо. Но приоритет у трассировки все-же высший.


Значит, уберу.


Постойте, но ведь длинна соединений от пада до виаса 1мм при ширине трасс 0.2мм. А к виасам уже по плейну питание приходит.


Пожалуй, да.



А вы проозорливый В основном ориентировался на дизайн платы с именно i.MX6.


Да просто стек был согласован с резонитом именно из расчета толщины коров 100 микрон, отсюда ширина 0.17 для соблюдения 40Ом импеданса. В понедельник пообщаюсь с технологом на предмет применения коров 75 микрон, тогда ширина трасс сократится до 0.13мм.

В любом случае, трудно переоценить вашу помощь. Благодарю.

p.s. не знаю, как заставить альтиум рисовать красивый меандр с плавными углами.

Грубо говоря, на каком слое начали вести трассу от бга, на том же и доводите до планки- скакать туда сюда не надо.



Я вечерком(ближе к 9-10 часам) шутки ради приложу IPC-7351 совместимые футпринты- чисто ради сравнения. Для затравки- картинка.



"Приоритет" не то слово- не надо делать одно за счет ухудшения другого, это порочная практика.



Если опустить детали и подробности, то для пинов питания делаете ширину трассы равную ширине пина, а переходное кладете так близко, как это позволяет Design Rules Kit и/или зазор до соседних цепей.



Дык, если даже даташиты/мануалы лень читать то имеет смысл посмотреть форум поддержки, например эту или эту тему.




В очередной раз опуская детали и подробности в интернетах вбиваете в гугл кейворд "8 layer pcb stackup", и открываете что-то из первой десятки, например этот документ. Открываете понятно дело чисто из интереса, дабы поразиться цифрам для 8 слойки которые там предложены.



Дык, жмите TAB и настраивайте параметры исходя из реалий дизайна . Или я чего-то не понял?

Не, этого недостаточно. там еще есть 1 2 3 4
Они скругляют, расширяют ...

Дык это само собой- я просто никак не могу понять, что может не получаться с меандрами: единственная реальная "проблема"(обходится при наличие умения и навыков в магии)это то ,что альтиум НЕ начинает выравнивание при определенных положениях проводника относительно соседних.

Да, это очевидно. Касательно же DDR3 вопрос мой заключается вот в чем: это правило должно соблюдаться даже для случая, когда ADDR/CTRL группы имеют перепрыгивания со слоя на слой?


Хм, если забыть о слое шелкографии, то, похоже, у вас просто "_L" версия футпринтов.


Разумеется. Я не вполне корректно выразился: займусь футпринтами после трассировки, но не вместо.


Хорошо, приму к сведению, но все же 1мм... это сущий пустяк.


Не лень! Но грешен: упустил тот факт, что нулевые биты в байтлайне (DQ0/8/16/24) тоже можно свапать.
Однако, адреса свапать таки нельзя, а они доставляют основные трудности в выравнивании.



Документ этот очень хорошо мной изучен, в общем-то, на его основании и собрал Stackup, с парой правок, а именно:
- толщины препрегов и коров взяты и согласованы под конкретного производителя.
- толщины второго и четвертого препрега увеличины сознательно для снижения возможных межслойных crosstalk-ов.
По поводу второго момента: мне вообще непонятно, зачем применены тонкие препреги между сигнальными, ведь абсолютно никакой смысловой нагрузки они не несут. Это просто недоработка составителя стекапа, или же я что-то упускаю?


Дык параметры-то да, меняются, но сам альтиумовский алгоритм генерации плавных загибов часто тупит и рисует прямой угол для одной из сторон проводника (см. аттач).


Да, и еще "," и "." для регулировки макс. амплитуды. Этим всем пользуюсь, но прямые углы иногда забодать не получается.

Дело в том, что правильный ответ на ваш вопрос это не "да/нет", а тот факт что выравнивают по задержке распространения сигнала- соответственно когда внутри корпуса все однородно, и длины проводников в пределах нужного разбега то совпадение по "таймингам" происходит само собой. Понятное дело что package pin delay и z axis delay меняют игру. Обращаемые ваше самое пристальное внимание именно на слово delay- используется именно оно, а не слово length.



Ага, но и N также будет меньше и более похож на правду. Как и M скорее всего.



Это как? В смысле, сначала развел плату а потом футпринт поменял что-ли?



Напрасно вы так думаете И не 1мм там выйдет.



Ну, пытаться свапать адреса конечно гиблое дело , но сдается мне вы не с того конца заходите: складывается впечатление что вы зациклены именно на выравнивании, а между тем лучше сконцентрироваться на том, чтобы сигналки выходили из под цинка нормально, а не кругами, зигзагами и пр. Со стороны памяти уже разберетесь.



Вот на этом этапе и пошло что-то не тем путем- ибо 0.17 это перегиб.


+


99% что не правильно параметры настроили. Там даже с 45гр выходит вполне ок при адекватных числах.

Как и обещалось, прикладываю библиотеку из резистора и конденсатора 0402, плотность N- для забияк также скриншот версии калькулятора и дефолтные имена футпринтов . Конденсатор считал по этой бумажке, резистор по этой: выбор обусловлен тем что у этих производителей вменяемые погрешности и соответственно courtyard обоих девайсов совпадает.

Разница, полагаю, заметна невооруженным глазом

плотность N-легко запаивается даже при ручной сборке паяльником.
По умолчанию такие использую всегда, если не оговаривают иные требования.
Плотность M , вроде ни разу не использовал. Хотя может быть лет 30-20 назад , тогда все площадки были здоровенные.
Плотность L - ,бывает. Но как правило ее пытаются избежать, если можно разместить все с N Типом.

Бывали чудеса, когда присылали помесь , все три вида вперемежку на одной плате.
Я им пальцем у виска крутил, но хозяин барин. Не жалуются-- это их проблемы.

Попадали проекты что под BGA снижали размер площадок и или делали их круглыми, как PAD BGA.
Спрашивал и как? Конечно технологи их обругали конечно. Но у них сил оказалось больше-- наклонили технологов и запаяли.
Про серию уже не спрашивал.

+1 Полностью поддерживаю.

По поводу плотности М- это для пайки волной, если ничего не путаю, причем для довольно дремучих времен. А в "обычных" проектах да, там постоянно встречаются миксы от кудесников Что характерно, очень многие производители для девайсов с нестандартным футпринтов тоже все время лепят какие то гигантские пады близкие к М плотности, местами вообще раздутые до абсурда- как пример, фильтры типа BNX023-01B. Постоянно приходится свое делать.



Да, тоже много видел это- но только в ширпотребе.



Я такие использую только для HDI плат с жесткой упаковкой.

Чисто любопытства ради взял вашу платку(ТС-а), убрал все проводники и попробовал разводить "как вы"- при этом не делал ни свапов, длину и выход из под цинка не оптимизировал, положение планок не настраивал. Т.е практически на авось накидал дороги, подключил только маски и стробы для ясности: очевидно что при наличии желания весь ддр3 можно раскидать и по 3 сигнальным слоям(а байтлейны на одном с большой вероятностью), 4 же должно хватить за глаза, т.е можно и байтлейны и адреса/управление кидать по 2 слоям(хотя хватит и одного). При этом еще хватит места на дискотеку

Дороги ставил 0.127мм но можно и шире без проблем(см.предыдущие посты). Если не хватит по тем или причинам канала для вывода диффпар, можно сделать местами фанаут догбонами и уже под цинком их разворачивать так чтобы пары пролезли - пространства чтобы накртутить меандры полно.

сначала, лучше расставить конденсаторы, развести питание. затем браться за сигнальные цепи.
Кросталки, целостность сигнала/питания желательно промоделировать в нуперлинке.

Единственное с чем ограниченно можно согласиться из этого списка это питание: разводка SMPS, планирование полигонов и возможно фанаут питающих цепей некоторых микросхем, вроде физика как в этом проекте. В целом все эти рецепты "действовать в таком -то порядке" не более чем сказка, ибо нет универсальных методов под все дизайны.



При нормальной разводке тут нечего моделировать

Господа, если есть десяток минут свободного времени, сердечно прошу взглянуть на исправленный дизайн.


Тот факт, что length matching != delay matching, я хорошо понимаю. Но тут либо менять САПР, либо положиться на StackUp калькулятор (который утверждает, что скорость распространения в сигнальных слоях одинакова, стек-то симметричный) и трассировать с одинаковым кол-вом переходов.


Ну да
Сначала DDR оттрасировал, потом взялся за футпринты: подрезал, правда, чуть с бОльшим запасом сделал, чем у вас.


А адреса и нельзя свапать, иначе не заведется память.
Да, вы правы, во главу угла поставил именно matching, о котором так много говорили большевики. Кстати, вывод сигналов из-под цинка кривой не потому, что кривые руки: я этими зигзагами под цинком получаю "бесплатное" выравнивание серпантином. Разве так делать неверно? Ведь даже с учетом матрицы виасов под BGA там остается медь на плейнах, а значит целостность сигнала страдать не должна.


Поправил стек, получил 0.13 на внутренних слоях. Трассировка стала даваться проще, тут не поспоришь.


Ну вроде в исправленной версии отследил все эти моменты.


Да, мне так тяжело это дается, поскольку опыта мало: сам это чувствовал в процессе. Кстати, руку вроде чуть поднабил, так что гляньте исправленный вариант, если не затруднит.


Черт, точно, ведь можно кое-где убрать via-in-pad и сделать раскосый dog-bone для удобства вывода. Простая, вроде, мысль, а в голову не пришла...


Да, в этот раз расставил капы вокруг чипов: особых проблем во время трассировки не доставило, зато стоят хорошо и переходные прямо в падах.

Дабы не не писать километровые посты- обратите внимание на документ. И хотя в вашем дизайне разумеется не те частоты чтобы серьезно думать о signal propagation delay, тем не менее в бумажке есть масса полезных моментов.



Не сойдется разводка



Подрезать/делать с запасом бессмысленно когда можно посчитать в лоб причем по стандарту, о стало конечно сильно лучше чем было.



Обычно в таких моментах имеет смысл добавлять "ваш Капитан Очевидность", но да и ладно.



Дело не в способе вывода зигзагами как в таковом, а его реализации: не смысла прыгать со слоя на слой и при этом занимать место которое можно и нужно использовать под выравнивание(см.ниже). Клок например по-прежнему что-то нечто


Есть позитивная динамика по сравнению с предыдущей версией, однако:

- не буду лишний раз повторять тот факт что любой из байтлейнов тут разводится на одном слое, тем не менее получается так что вы выводите сигналы наиболее длинным путем(длинные стали длиннее), а потом под них выравниваете остальные дороги в ограниченном пространстве. Не везде успешно

- в добавок к предыдущему пункту вы судя по всему так и не прочитали до конца документ на физик: плохая идея делать 2 сигнальных слоя с хайспидами друг за другом, т.е подряд.

- по прежнему есть кривые меандры причем в таких местах где полно места нарастить их нормально, также имеются чересчур длинные бампы на стробах, ну и местами сохраняется слишком близкое расстояние меду соседними проводниками.

- вы местами не доводите проводники до центров падов, а это влияет на то как сработает выравнивание: очень хорошо видно на эзернете.

Но в целом гораздо лучше чем было, хотя по прежнему не то.

Спасибо!


Сошлась же: просто руки чесались переразвести.


Да вы выразились неоднозначно (во всяком случае для меня).


Про прыжки - понял.

Про клок - неясный момент...
upd: про клок уразумел. Зачем-то перепрыгнул на топ, когда можно было отвести на терминаторы в боттоме же.
Кстати, вопрос общего плана: есть реальная необходимость на участке "последний чип - терминаторы" соблюдать правила трассировки так же строго, как на участках чип-чип?


Поверьте, крутил и так и сяк, и делаю именно по озвученному вами сценарию: так получается больше места под выравнивание коротких линий. Если же тянуть самый длинный проводник кратчайшем путём (а я первым вывожу сигнал маскирования), то места свободного не остается совсем. Впрочем, мне кажется, что это опять же вопрос опыта.


А вот и прочитал: для ethernet сигналы RGMII теперь проложены на 2-м и 3-м сигнальных слоях (между ними плейны питания и земли).
А для снижения межслойного взаимовлияния сигнальных пар "Int_1 <-> Int_2" и "Int_3 <-> Int_4" увеличил препрег с 360 микрон до 540 микрон (3 слоя препрегов вместо 2, производитель допускает, о чем говорит на сайте). Ну и в фоновом режиме старался сокращать протяженность неортогональных линий на близких слоях.


Да, действительно, есть такие места. Буду править (видно, глаз замылен был уже).


Хммм, никогда не задумывался над этим. Спасибо, что ткнули носом.


Терпенье и труд, как говорится. Кардинально переразводить этот вариант не буду, пожалуй, внесу лишь правки.
Спасибо, что тратите свое время!

Ну вот, вроде бы все поправил.

Вы несколько недооцениваете ситуацию- скажем после уменьшения размеров площадок в сторону большей адекватности, на плате возросло количество мест аля etch trap: они и раньше были, просто их стало больше. Тут конечно резонно возразить, что при подготовке к производству завод особо кривые участки правит в CAM редакторе, однако наличие таких участков это само по себе отсутствие внимание к DFM- а вашем случае наличие таких мест и в хайспидах.



Если где-то ввел в заблуждение- примите мои извинения.



В клоке не должно быть кучи переходов со слоя на слой(тем более в середине линии), супер длинных трасс и некорректных меандров . Что касается означенного участка: доводите с теми же правилами но без выравнивания.



Я все же склонен полагать что вам кажется Посмотрите на один из прошлых скриншотов: выделенный участок как и его собрат с соответствующего байтлейна достаточно чутка сдвинуть вправо чтобы заметно сократилась целевая длина в матч группе, при этом останется немало места на меандры. Тут важно отметить такой момент- вам судя по всему повезло именно со сферчино-вакуумным дизайном поскольку пины бга, где вы накручиваете выравнивание не пошли в нетлист(No Net). Если бы пошли, то метода вышла бы проблемной



Нужно именно разделять плейном.



Такие места по-прежнему есть.



Тут какое дело- абсолютно подавляющее число разработчиков всегда недооценивает этот момент: мол ну есть тут и там грязи немного, и так сойдет, ибо уже выпускать пора. Разумеется никто из них не ожидает что вполне реально потратить время сопоставимое со всеми прошлыми итерациями "всего лишь" на исправление недочетов выявленных в ходе тестирования, при этом в особо удачных случаях сделать это "за счет" отдельных участков дизайна принеся тем самым новые проблемы и там. Одним словом, не нужно переоценивать себя и недооценивать проблемы

если плата делается в альтии то, для настройки радиуса скругления используются клавиши 1 и 2. Запускаете команду выравнивания длин и жмете ~, будет вам полный список горячих клавиш.

Во-первых, хочу поблагодарить всех учавствующих в дискуссии, в особенности EvilWrecker: если честно, мою благодарность вам лучше всяких слов выразила бы бутылка коньяка.
Во-вторых, я завершил трассировку и прошу достопочтенную публику потратить время и покритиковать дизайн. Интересующие моменты: SRAM, 1G Ethernet, DDR3 и трассировка питания.
Краткое содержание:
- Длинна внутри каждой шины данных DDR3 выровнена, каждая шина разведена в одном слое.
- Длины адресной шины на участках Zynq-DDR3_1 и DDR3_1-DDR3_2 выровнены.
- Длины групп RGMII Ethernet TX и RX каждый в своем слое, выравнивание внутри групп.
- Каждая из групп SRAM D и Q разведена во внутренних слоях (но не в одном), адресная шина SRAM разведена во внешних слоях, и имеет длинну бОльшую, нежели шины D и Q. Это сделано для пропорционального уравнивания задержки распространения сигнала для внешних слоев (там скорость распространения чуть выше).
- Все высокоскоростные трассы опираются на плейн питания или земли, плейны для этих участков без разрывов.
- Питание разведено полигонами, есть подрезы земляных плейнов в районе аналоговой части (слева) для того, чтобы разделить пути возвратных токов аналоговых и цифровых цепей.

Вариант чистовой, но не окончательный, планирую за эту неделю дочистить и причесать плату, поэтому прошу помощи.
Файл
Спасибо!
з.ы. ввиду размера файла даю прямую ссылку на dropbox.

Коньяк это конечно здорово, но пока что вы несколько переоцениваете мой вклад:с моей стороны сказано все-таки за вещи достаточно очевидные



Что можно сказать по текущему дизайну- видно что старались и многие вещи стали заметно лучше, однако сохраняются некоторые ляпы с прошлых версий и привнесены новые:

1) Вместо пресловутого порядка "...Sig-GND-Sig..." вы кладете 2 подряд сигнальных слоя с ддр3, причем таким образом что:
а) трассы слишком близко или пересекают разрыв опорного полигона
б) идут не просто параллельно, но и практически друг над другом на соседних слоях(аля broadside coupled), то же самое с клоком ацп.
в) по-прежнему есть участки с ддр3 где проводники слишком близко к друг другу

2) напрасно режете земляной полигон- у вас не та компоновка для которой это нужно.

3) крайне большая вероятность, что при использовании некоторых рейлов питания на сигнальных слоях(с нормальным зазором до сигналок конечно), можно сделать пресловутое разделение Sig-GND-Sig.

4) не используете колоссальную по размеру полезную площадь под меандры- ближе к вечеру (шутки ради) скину пример на основе вашей разводки. На мой взгляд текущей разводкой ддр3 вы сами себе жизнь усложняете

К слову о ддр3- на будущее, обратите внимание на MCP, в частности от Microsemi вроде W3J128M64G-XLBX.

5) ну и самое малое напоследок- новые DFM привнесли, но лично мне интересно другое: зачем нужны вырезы около микрофонов(притом асимметрично расположенные относительно платы) и почему летает разъем эзернета?

В качестве послесловия- взгляните на этот документ, в частности на страницы 17, 22 и 25.

Боюсь, что нет: в данном случае дело ведь не в уникальности информации, а в её актуальности.



Попытался достичь компромисса, дабы иметь низкоиндуктивную емкостную связь GND-VCC плейнов, поэтому такая структура слоев. А чтобы не было межслойных кроссталков, проложил 3 препрега между сигнальными слоями, т.е. имею 0.5мм зазор между ними. Но вы правы: следует минимизировать параллельные участки, я на каком-то этапе совсем упустил это из виду.



Хуже точно не будет: аналоговая часть потребляет мало, а перестраховаться стоит, раз есть бесплатная возможность.


Абсолютно согласен, но, боюсь, моих моральных сил уже не хватит переделывать все.


Будет очень любопытно взглянуть.


Ё-моё, это действительно шикарное решение. И даже у микрана есть. Нда, жаль, не знал об этой возможности в начале проекта.


Вот кстати про DFM спасибо что сказали: нашел и почитал доку "Understanding DFM and Its Role in PCB Layout", проникся, поправил у себя.
Вырезы - просто панелирование фрезировкой. Если прототип покажет себя хорошо, отделю блок микрофонов в отдельную двуслойную плату.


Хм, уже читал этот довольно ценный документ, но не все моменты мне ясны. Например стр. 17: понятен резон закладывать минимальный зазор трамбона 4*W (я в паре мест допустил 3.85, но в основном 4.6) - дабы не менялась (уменьшалась) задержка распространения сигнала, но вот почему не стоит делать сегменты менее 1.5*W - не вполне очевидно.

стр 22: да, вроде читал, а пропустил мимо ушей.
стр 25: интересное решение, применю.

Спасибо. Без вас было бы в разы труднее.
Думаю, внесу парвки и в продакшн.

Собственно о чем речь- см. скриншот: на вашей плате полно места чтобы не только развести ддр3 и все остальное, но и выровнять это и разделить полигоном соседние сигналки без каких-либо проблем. Полагаю у вас этого не выходит по следующим причинам:

- чрезмерную площадь отводите под выравнивание и не в тех местах где надо
- начинаете выравнивать в неправильном порядке и не в тех местах где надо
- пинсвап в байтлейне не самый удачный
- сегменты меандра имеют чрезмерный размер

К слову на картинке расстояние между проводниками не менее 0.26мм(кроме отверстий) при трассе 0.13мм, в расчете что у вас 40 Ом проводники.

ПС. Если сумеете разделить идущие подряд сигнальные слои путем пресловутый переработки ддр3 линий, могу закинуть пару-другую 3д моделей микросхем для вашего проекта. В смысле, нормальных, сделанных мной вручную- скажем как на приложенной картинке.


UPDATE- опередили меня пока писал свой комментарий



Что вы подразумеваете под индуктивностью между этими плейнами?



При таком наложении врядли поможет- иногда(очень иногда) так можно например делать на толстых 6 слойках, как например в случае Tegra K1, но и то смотря какая расстановка компонентов- в общем случае это порочная практика. В случае конкретики где это применимо свои нюансы.



Возможно что и будет- дело не в потреблении а конфигурации возвратного пути токов.



Те моменты в смысле самой геометрии уже отсылают в электродинамику, но доступное объяснение есть в тех же гайдах.

Старайтесь так не делать, это потенциальный источник ошибки. Причем чем больше чипов будет в связке, тем больше вероятность такой ошибки.
Выравнивайте так, как выглядят пары источник-приемник, т.е. Zynq-DDR3_1, Zynq-DDR3_2 и т.д., если чипов больше двух.

Не понимаю. Может я не вполне корректно выразился... Это же Fly-By, а, значит, только так и можно трассировать.
В первых версиях платы делал так: дотягивал линии от Цинка до первой микросхемы и выравнивал, после тянул от первой до второй и опять выравнивал, но к четвертой версии трассировки я освоил инструмент xSignals, который именно таким образом выравнивает addr/ctrl шину.

Все правильно, трассировать именно так последовательно и надо. А вот выравнивать надо отрезки источник-приемник, и здесь источником всегда является Цинк, а приемниками всегда чипы памяти. То, что первый чип стоит по пути между Цинком и вторым чипом не имеет значения, выравнивание должно быть правильным для каждого приемника, а не только для первого.
Ну разве что участок ДДР1-ДДР2 выравнен в ноль, тогда проблем не будет.

Да, у вас получилось лучше.
Боюсь, покажусь малодушным, но ей богу, укатали сивку крутые горки: переразводить тотально просто нет сил. Да и выпускаться пора.
Я питаю уверенность (и думаю, что не иллюзорную), что для трасс 40Ом, разграниченных препрегом в 0.5мм кроссталки не создадут серьезных проблем, в особенности если параллельные участки свести к минимуму.
Как вы считаете?


Органичусь тем, что перечитаю соответствующий в черной магии и растащу дорожки на параллельных слоях, благо, там не много.
Но буду весьма признателен за 3д модельки.


Я об особенности распределенного конденсатора, который образуется благодаря параллельным плейнам, разделенным минимальным слоем диэлектрика: насколько я помню, особенностю такого конденсатора является стремящаяся к нулю паразитная индуктивность, и именно поэтому он работает на частотах в сотни МГц, в отличие от любого чип-конденсатора. А в одном из документов по трассировке высокоскоростных линий, который я читал (точно не помню в каком, но если надо - найду), приведена интересная сноска, мол, коль скоро используете плейн питания в качестве референсного, то озаботьтесь наличием тесной емкостной связи на ВЧ, ergo, этот распределенный конденсатор весьма необходим. А достичь его я могу лишь переместив пару VCC-GND в самую середину платы, а значит, от них и пляшу при построении дальнейшего стека, вот и получается, что с обеих сторон есть пара параллельных сигнальных слоев.


Если вы так говорите... В общем, я обеспокоен, придется посчитать взаимовлияние проводников на этих слоях.


А там как раз и получается, что обратные токи от аналоговой части спокойно идут в источник своим путём. А если не разделить - то перемешиваются с цифровыми токами.



Да, конечно, так и сделано.
Все трассы в группе addr/ctrl выровнены в ноль и на участке Zync-ddr1, и на участке ddr1-ddr2.

Я думаю что при текущей разводке вы играете в лотерею



Не комментируя черную магию, можно сказать вот что: там где надо двигать находится карточный домик - потянете одно, придется тянуть второе, третье и ...



Я просто обнаружил что у меня имеются модели на некоторые микросхемы из вашего проекта - но интереснее если вы таки дотянете ддр3



Повторю ключевые моменты:

- нет проблем класть 2 полигона питания подряд, если их окружают земли. Т.е 3 полигона подряд это уже плохо.
- у вас полно неиспользованного места на сигнальных слоях и для полигонов земли и питания.

Однако вы попросту не используете порядка 60% платы



Считать это бесполезно, если есть интерес то лучше позвать SI engineer-а, пусть симулирует.



И в чем проблема?

Нет такого, я один тут и швец и жнец.
Прикинул кроссталки для проводников в одном слое и в разных слоях в нескольких калькуляторах (кстати, оказывается, последняя версия Saturn умеет это).
Результаты таковы.
1) Коэффициент связи для проводников, расположенных в разных (Int1 и Int2) слоях ничтожен и составляет -33dB, что дает при моих условиях 0.032V наведенное напряжение - это 2% от уровня, можно со спокойной душой забыть.
2) Коэффициент связи между параллельно идущими проводниками в одном слое (беру худший случай, встречающийся в моем дизайне) уже -13dB, что дает наведенное напряжение в 0.3V - это уже удручающая цифра.

Вывод: нужно разносить близко лежащие проводники в одном слое и забить на межслойные кроссталки.


Протестую, это шантаж!


Возможно, но в начале проекта две недели назад я слабо представлял сколько места потребуется. Сейчас первоочередная задача - минимизация рисков того, что проект не заведется.



Ну, если пути обратного тока лежат в одном направлении для аналоговой и цифровой части, то в момент переключения быстрых драйверов цифровых линий происходит бросок тока, который вызывает флуктуации земляного уровня из-за маленькой, но не нулевой индуктивности проводника. А нестабильный уровень земли приведет к погрешностям в аналоговой части.

Это плохо



Результаты таковы что вы считаете edge coupled а не broadside coupled это раз, а во вторых повторюсь- у вас есть хайспиды пересекающие вырез в полигоне аж вдоль проводника



Да какой там - повторюсь, у вас каждый байтлейн разводится в одном слое, пи этом если разнести планки по иному и переделать свап, то можно 2 и байтлейна в одном слое развести. Я даже шутки ради попробовал развести один байтлейн- смотрите картинку.



Ну вкл/выкл точно осилит- однако важно понимать вот что: есть удивительные случаи когда на столе работает, а в поле нет, или того лучше- пробная партия пахала, а серийная сбоит. Повезло на старте так сказать



На это можно было бы опираться(возможно- все зависит от организации земли) если бы ваша аналоговая часть стояла справа от цинка- вот тогда да. И опять же, можно организовать землю так что и в таком случае резать ничего не надо. Что касается одинакового пути дли аналога и цифры то это очевидно не так- хотя бы потому что у них разная геометрия земли как таковая.

Что-то получилось очень знакомая топология.
где-то год назад или два была такая в поем проекте.
Похоже кристалл тот же, память тоже

Дык, все прикидки на базе раззодки ТС-а - ибо на своей плате это уже будут не прикидки А так, наверняка сами сталкивались- платки с плис+арм очень популярны последние несколько лет, наверняка делали что-то подобное.

Вообще да, ничего хорошего, зато опыт прибывает быстро.



Да, вы правы насчет edge coupled и broadside coupled. Может знаете методику расчета? В любом случае по прикидкам при условии минимизации параллельных участков серьезного влияния быть не должно. Это, конечно, в большей мере гадания, но интуиция подсказывает так.
По поводу войдов: пересечения нет в дизайне. Есть одно место, где проводник идет вдоль края, это кстати тоже не смертельно, ведь обратный ток просто чуть сместится, но в целом останется под дорожкой. Однако, эти моменты я пофиксил.



Я это понимаю, но перенос планок (и обвязки) и переразводка - это несколько дней работы. Не хочу упрямиться, но не вижу серьезной причины проделывать все это.

Ну, финальная версия.
В тех местах, где линии DDR3 выходят по двое из под Цинка, сделал neck-down'ы.
Параллельные участки на близких сигнальных слоях также минимизированы.
Два практических вопроса.
1) Сейчас зазор от земляного полигона на сигнальном слое до проводника (0.13мм) составляет 0.4мм. Допустимо ли сократить отступ?
2) Методика оценки межслойных кроссталков - есть ли такая? Знаком-ли кто-нибудь с ней?

upd:
Кстати, EvilWrecker, здесь вы обвели красным терминаторы (последняя картинка в аттаче). Поделитесь, что с ними не так?

Опыт в чем? Вы еще не разобравшись в псб дизайне пытаетесь залезть в область симуляции- это примерно тоже самое что осваивать пакеты типа HFSS/ADS не зная электродинамики. Смысла нет в таком опыте



Ваш вопрос примерно звучит так: я хочу засунуть голову в раскаленную печь, перед этим хочу рассчитать позицию головы такую, чтобы не сгореть.



Очень хочется потролить, но воздержусь на этот раз. Пересечение воидов у вас есть даже сейчас, есть также проводники которые лежат близко к разрыву или выходят за его границы. Про обратный ток комментировать не буду ибо это маразм.



Сами себе и ответили.



При вашей плате это делается за один рабочий день - 2 планки на 10 слойке при километровой борде это ничто. Если и это кажется сложным, просто выкиньте планки и поставьте МСР, в вашем случае станет еще проще: такое делать примерно несколько часов



Если подразумевается то что на скриншоте, это это не неки а ерунда какая-то. Ну и опять же, никому это не нужно- любой из байтлейнов разводится на одном слое с приемлемыми зазорами. А вы таки не смогли при 10 слоях эти самые зазоры обеспечить .



Убрали в одном, поставили в другом.



А вы в том же сатурне прикиньте зазор от линии до полигона в калькуляторе импеданса- когда перестанут происходить значимые изменения, то это и будет хороший зазор. Но такое лучше считать уже в Polar, хотя и в сатурне прикидка будет очень хорошая.



Дык, гуглите по соответствующим кейвордам, в чем проблема то?



Асимметричный баланс меди у пинов конденсаторов и хайспид под острым углом.

ПС. Резюмируя- особо значимых изменений нет, но очевидно что вы некорректно назначаете правила по зазорам между цепями: нужно генерировать правило "трасса-трасса", вы же приплетаете еще и переходное из-за чего у вас гигантские антипады. Учитывая то что вы крутите меандры вокруг переходных, то те самые воиды и всплывут.

Условно говоря, для того чтобы ваш дизайн перестал быть г, нужно сделать 2 простые вещи: хайспиды полигоном разделить и зазоры нормальные ввести, причем не только между хайспидами. Ну и совет небольшой: в альтиуме не используйте свойство plane, заливайте соответствующие слои обычными полигонами.

Возможно, это так, но ситуация такая, как есть, что поделать?..



В аттаче два скриншота, где подсвечены линии DDR и опорный плейн. Я в упор не вижу мест пересечения разрывов и трасс.


Да нет же, не маразм. Обратный ток стремится пройти по пути наименьшей индуктивности, для хайспид линий это означает, что стремится пройти по референсному слою под роводником. Если встречает препятствие, то огибает его и после возвращается под проводник.


Скриншота нет. Думаю, в об этих местах (см. аттач).
Почему ерунда? Трасса с 0.13мм сужается до 0.1мм в тех местах, где проводники идут слишком близко, что дает дополнительные 0.06мм зазора.
По данным сатурна это дает ослабление кроссталка на 5дБ.


Я это уже делал и получил неадекватные цифры в поляре. По его мнению, полигон начинает играть сколь-нибудь серьезную роль при зазорах <0.1мм.
А разница в импедансе для зазора 0.4мм и 0.2мм составляет 0.6 Ома или 1.3%. Не верю я этим выкладкам.


Дык, если б гуглилось...


Блин, точно.
Углы поправлю, а что рекомендуете делать с медью? Подключить через термобарьер?
Мне казалось, на современном производстве и при корректном термопрофиле эта проблема перестала быть актуальной и tombstone образовываться не должны.


Ах вон о каких войдах речь. Я все смотрел на опорные слои VCC и MIX.
Ну так опять же проблемы нет: для плейнов отдельное правило, и зазор там 0.1мм - такой же, как в правилах для треков, а значит трек ВСЕГДА имеет опору (см. скриншот).

upd:

Чтобы избежать недопониманий: вы имеете ввиду хайспид слои int1<>int2 и int3<>int4 разделить опорным слоем?
Обычные полигоны тормозят дико и работать с ними неудобно. Плейны, конечно, реализованы отвратительно в альтиуме (чего только стоит отсутствие возможности убивать неподключенные куски меди, приходится делать вручную), но в целом плюсы тоже есть. Видимо, вопрос религии.

Ну например, сделать нормально хотя бы необходимое и достаточное- и уже потом лезть в "клубы по интересам"



Не там смотрите- возьмите в принципе любую трассу около планок где крутите меандры вокруг переходных, и посмотрите на эту область.




Плохо видать читали свою черную магию И на этот раз воздержусь от троллинга(крайний раз).



Скриншот есть, просто прикрепился не сразу- выскочило уведомление о том что использовал все доступное место и больше нельзя. Все должно отображаться сейчас в ветке.



Уже потому что они никоим образом не решают проблему с зазорами в конкретно вашем дизайне.



Это если современное производство, да Но исходя из этой и прошлых веток у меня сложилось впечатление что у вас не такой случай. За надгробные камни я бы не переживал, а вот за напряжение в керамике- да.



И стало быть по вашему скриншоту надо понимать что зазор нормальный? Не, не нормальный



Именно.



Это правда.



На самом деле вопрос чисто функциональный- из религии наверное можно отметить то, что на мой взгляд отображение самих плейнов и сплитов ненаглядно, в то время как полигоны видно всегда четко.

Кроме того, есть такие участки как на скриншоте- с ними вам плату не сделают. Неправильно подавляете неиспользуемые пады.

В этом-то и проблема: мне видится проблема межслойных кроссталков надуманной при конкретном стекапе. Предварительная оценка это подтверждает. А значит разделение этих слоев не является необходимым.


Да какую ни возьми, всегда будет опорный слой под микрополоском. Правила зазора для линий и для плейнов одинаковы - 0.1мм (см. аттач).


Цитата из раздела 5.3: Как показано на рис. 5.8, возвратный ток сигнала, передаваемого формирователем, подключенным к печатной дорожке в точке А, не может следовать непосредственно под дорожкой А-В. Ему приходится обтекать разрыв в слое земли по
краю щели.
Вы, видимо, описываете ситуацию, приведенную на рисунке 5.9 (добавил в аттач), но это не мой случай!



Проблема: высокий уровень перекрестных помех для параллельных трасс.
Доп. коллизия: увеличить зазор нельзя, поскольку с обеих сторон мешают виасы.
Решение: увеличить зазор между агрессором и жертвой. Можно получить увеличение зазора путём уменьшения ширины трассы. Сделал - получил -5дБ, проблема невилировалась.



Производство довольно современное: резонит сложные платы отправляет на производство в китай, сам же выступает посредником.
Хм, почтиаю об этом, часто где встречал упоминания...


Ну да, нормальный. Пожалуйста, скажите, в чем там, по-вашему, проблема. Я искренне не понимаю.


Это не подавление неиспользуемых падов. Дело в том, что если не положить в то место филлинг, то будут образовываться гадкие кусочки меди, которые в процессе производства (если на заводе об этом не озаботятся) могут попросту оторваться и прилипнуть в любом другом месте. Этими ценными знаниями, кстати, я обогатился благодаря вашей наводке на кейворд DFM.

А, ну раз такое дело- то вперед Гайды, рекомендации и пр. дураки же пишут. А есть вообще пропащие люди- они семинары целые организуют, вебинары там, курсы всякие посвященные указанным аспектом. Впрочем есть еще более глупые люди- те кто в лабораториях сидят и сначала симулируют, потом измерят на реальном образце а позже интересные бумаги пишу. Одни идиоты вокруг, да

От себя добавлю- в какие расчеты вы лезете, если вы даже доки производителей до конца не можете почитать и применить?



+



В N-й раз предлагаю вам пересмотреть (в гайдах, мануалах, требованиях производителя и пр) сперва наперво расстояние от хайспида до края полигона(в том числе сделанным антипадом) и требования/рекомендации касающиеся расстояний например между битами из одного байтлейна.



Эти "коллизии" есть только потому что вы изначально неудачно развели память- специально чтобы подчеркнуть этот момент прикладывал скриншоты ранее.



Избегая оценок этих не имеющих смысла расчетов нельзя не отметить следующее - ну увеличили вы зазор под бга, отлично. А вне бга?



У вас на соответствующем слое у подключенных виа нет кп.

Я разве где-то говорю, что они писаны дураками?


Вы про полигон опорный? Так нет таких требований. Сказано: сигнальный проводник должен опираться на опорный слой. Все.

А вообще не хочу спорить. Сколько раз встречал расхождения в дизайне для референсных плат - не счесть. Сейчас как раз порылся, и вот что нашел.

Неразделенные плейном сигнальные слои.
Вот вы говорите, что кроссталки межслойные могут создать проблему. Посмотрите на дизайн ZedBoard, которая тиражируется тысячами - у них точно такой стекап, как и у меня, но сигнальные слои, на которых разведены трассы DQ, разделены препрегом 0.125мм! У меня же эта цифра в 4 раза выше - 0.51мм. Уровень перекрёстной помехи квадратично завязан на расстояние, а значит у меня уровень перекрёстных помех, обусловленных межслойной связью в 16 раз меньше, нежели в плате ZedBoard, которая является работоспособной. Отойдем от арифметики и заложим запас в 2 раза, все равно уровень помех у меня ниже в 8 рах.
Т.е. им это не мешает, а мне при таком огромном зазоре - помешает?

Ну и вот еще что: дока от микрана TN-46-14, fig2 показывает допустимый 4-х слойный стекап.
2й и 3й сигнальные слои не имеют плейна между собой, лишь препрег, рекомендуемая толщина которого 4-6mil = 0.1-0.15mm!


Зазоры.
Вот гайд микрановский говорит вынь да положь 12mil зазор для data lane. Это 0.3мм! Берем плату OpenRex, у них регулярно встречается зазор 0.125мм. И это не делает дизайн неработоспособным, поскольку протяженность таких участков мала.
И почему тогда дизайн OpenRex работоспособен, а мой сразу обратится в тыкву?
Та же дока от микрана TN-46-14 вообще нормирует нижний порог зазора в 8mil = 0.2мм. Так в чем же тогда такие серьезные проблемы моего дизайна, кроме того, что вам эстетически не нравится он?


Да, разумеется, в некоторых местах у меня есть несоблюдения скурпулёзных рекомендаций от вендоров. Невозможно соблюсти их на 100%, всегда ищется компромисс, а вы меня за этот компромисс отчитываете.


Да, не вполне удачно.


А вне БГА у меня зазоров меньше 0.225 и нет.


А, уточню у резонита, можно ли так поступать.

Не говорите а действуете таким образом, словно это так и есть.



Тут вы сильно заблуждаетесь уважаемый Так сильно насколько это вообще возможно- здесь стоит идти гуглить pcb high speed design guide, посмотреть можете также у самого ксайлинкса. Чтобы потом по новой бред не писать.



Я это прямо и открыто утверждаю. А что поделать- Капитан Очевидность, как есть.



Не говоря о том что не все референсы стоит повторять прокомментирую следующие ваши посты:

+

Дело в том что люди которые делали эти платы в псб дизайне кое-что смыслят, и х**ню с важным видом на форуме не заявляют . Вы же, повторюсь, даже доки того же ксайлинкса изучить не сподобились.



Есть и много меньше 0.2, притом на разных слоях



Можно А в вашей плате и подавно.



То что вы называете компромиссом на самом деле характеризуется словом "грязь".

Полегче. Тот факт, что вы мне помогли и помогаете, не дает вам права грубить.

Вы уже несколько раз меня обвиняли в том, что несу бред, но предпочитали забывать о своих словах, когда я предоставлял выдержки из документации, как, например, в вопросе о пути обратного тока.
Или, например, о том, что нежелательно допускать пересечения путей обратных токов цифровой и аналоговой части.

Я привел вам выдержки из документации, которые косвенно допускают использовать те приемы, которые вы называете грязью.

upd: ну вот, еще одно подтверждение того, что я предпринимал верные шаги (Document Number: AN2536).

Именно это я и делал в последних редакциях: уменьшал неортогональные участки и ЗНАЧИТЕЛЬНО увеличил дистанцию между соседними слоями.

совет хороший

Можно чуть развёрнутей?
Кроме DFN-based проблемы, когда остаются неподключенные кусочки меди, вроде бы других нет?..

Я никому ничем не помогаю, в том числе и вам- мои мотивы касающиеся комментирования таких тем известны



Почему забыл? Я перед тем как выпустить пост еще 3 раза перечитываю свои перлы- в данном случае речь идет о том что я говорю вам одно, а вы мне приводите то что к теме имеет мало отношения. Потому и в очередной раз предлагаю вам х**ню не писать, сбить градус серьезности- и просто не спеша, по порядку перечитать несколько доков. Только внимательно, не по диагонали.



Если и так не понятно, допустим такую формулировку: я не называю грязью сами приемы(зачем?где?). Грязью является ваша реализация этих приемов .



Сразу видно- новичек решил стать гуру и спорить с экспертами. Подчеркиваю- не со мной, а с экспертами: теми которые написали многие из предлагаемых материалов. Притом с серьезным видом, мол "этого нет, того нет, а в черной магии то да се". Цирк

есть. и бывает может привести при невнимательности к нехорошему результату.
В ветке про алтиум несколько тем поднималось по этим проблемам.