судя по спектру, помеха (палки за 1ГГц) от питания ядра ПЛИС , больше в проекте такой частоты нет.

у ON Semi или IDT полно модуляторов на такие частоты ~30МГц

------------

проблема, что проверить результативность достаточно сложно/долго - вот хотелось бы поинтересоваться, можно ли ожидать снижения путем "врезки" в линию тактирования ПЛИС такого модулятора, или все-таки сконцентрировать усилия на переразводке pcb?
http://www.onsemi.ru.com/pub_link/Collater...MS650100H-D.PDF

тут вам надо определиться, с какой целью вы что-то давить собрались.
соответствие CE/FCC? или нашим по ПЭМИН?
соответственно измеряли чем? спектроанализатором или прибором для пэмин?

T_setup, T_hold должны быть затянуты в ПЛИС с учетом spread spectrum, т.е. существенно более жестко.
встроенные в ПЛИС PLL могут на захватывать частоту. как правило девиацию до 300 кГц ещё +- выдерживают, а больше - раз на раз не приходится.
"палки за 1ГГц" - плата в сколько слоях? plane capacitors по питанию получились?
0402 под ПЛИСиной в наличии?
каков процент использования I/O в корпусе? (иногда помогает взять корпус чуть больше)

был опыт борьбы с SSC совместно с шиной PCI-Express. Время реакций на транзакции плавало в недопустимых для нас пределах, поскольку внутри Intel CPU всё равно есть переход с SSC-клока на стабильный.
пришлось SSC выключать.

стандарты специфические, не наши - предполагаю на основе FCC, но не специалист

лишние где-то 10dBuV/m (по тесту 35, а нужно <25)

измерялось в безэховой камере, специальной антенной, прибор Agilent N9038A - методика измерений в соответствии со стандартом (этим профессионалы занимались)
у меня есть возможность доступа к спектроанализатору, но только щуп - как измерить держа его в руке - не понятно (но я еще не пробовал)

-----------

про ПЛИС - ну по даташиту SS генератора - полоса модуляции 1%, естественно констрейны в рамках (там запас гораздо больше)
это без PLL - напрямую на тактовое дерево
(ну там тоже есть хитрости, но с ПЛИС у меня вопросов гораздо меньше, чем с EMI

========

plane capacitors
есть - соседние слой GND - ну то есть второй и предпоследний GND, питание это по третьему слою
всего 8 слоев

падстек если надо - могу описать

но там с геометрией в плане есть проблема (по-моему) - это питание идет вдоль одного торца платы

-----------

0402 под ПЛИСиной в наличии?

да в соответствии с требованиями от плисового вендора (латтиса в этом случае)

каков процент использования I/O в корпусе?

эта частота есть только на входах (с АЦП), но когда АЦП работает, а ПЛИС нет, то помехи в пределах требования
заменить на большую ПЛИС не возможно (ну и как-то не смогу я обосновать такое предложение)

если получилась щелевая антенна - вполне возможно.
надо ещё катушки и все острые углы и торчащие хвостики по питанию просмотреть внимательно.
может добить переходных для снижения индуктивности.

при плохой pcb SSC может дать обратный эффект - общий уровень помех упадёт, но вылезут палки на определенных резонансах, которых раньше не было.

спасибо.
правильно ли я понимаю, что самый прямой путь - это экспериментировать?
то есть на теорию или симуляцию время тратить нет смысла?

Как это нет смысла? Если результаты много хуже чем при симуляции или из теории, то надо понимать, почему, а потом уже принимать решение - переделывать или нет. Много лет назад я использовал шаговое изменение частоты в PLL и измерение сигнал-шум с определением оптимума, чем сначала вызвал недовольство начальства, а потом это стало стандартом у нас еще до появления авторазмазывания спектра.

Это частый источник излучений, если торец платы не закрыт. Можно заказать на плате краевую металлизацию вдоль этой стороны, на ценнике платы это почти не скажется, а защитит хорошо.