Цитата(dm.pogrebnoy @ Oct 19 2016, 19:24)

a123-flex
А кто ж его знает, тут наверное еще никто такого не пробовал, по крайней мере не писал. Мы все в нетерпении, интересен результат.
пробовали
https://electronix.ru/forum/index.php?showtopic=116848Цитата(Flood @ Oct 20 2016, 12:31)

Если нужно найти в битстриме какую-то информацию, можно попытаться разобраться с форматом.
Если нужны исправления - это хуже. Обратно в bit этот формат конвертируется (debit-ом же)?
Возможно этого будет достаточно чтобы поправить что-то мелкое. Все равно сделать серьезные исправления не получится.
вернуть обратно етот чудо файл я не попробовал. действительно интересно.
Результат преобразования debit-а вообще иерархический и легко читаемый - в нем действительно можно разобраться.
Я всегда писал rtl и руками схему никогда не правил, так что на мой неопытный взгляд нет большой разницы чего править - нетлист или картинки fpga editor-а - и то и другое - АД)
Ну да, видимо так и есть. В составе debit-а есть смотрелка. Очевидно, предполагаемое flow такое - правим нетлист руками, просматриваем.
И так до готовности.
Думаю debit в принципе не предполагал использования fpga editor-а.
О. а нельзя ли засунуть gate - level netlist обратно на вход Xilinx ?
Собсно, чем собственные примитивы Xilinx хуже просто примитивов ?
Типа симуляции post-fit модели ?
Тогда, найдя вход и выход требуемого блока, можно добавить описание своего блока, прописать констрейн на клок, а дальше Xil сам все разведет.
О. еще круче.
Если оригинальное размещение списать в rloc констрейны, тогда при перетрассировке Xil сохранит его.
Правда для етого нужно или вытаскивать констрейны размещения из gate-level нетлиста ручками, или вернуть все же проект в родную среду, для чего пути сейчас не видно.
А кто знает как списать констрейны размещения готового проекта ?