Использую Xilinx xc6vlx240tff1156-1. ISE 14.7
Для тактирования схемы используется входной LVDS тактовый сигнал 200 МГц, Jitter 100 ps. Далее этот сигнал идет на MCMM где на основе его вырабатывается еще один тактовый 100 МГц.
В UCF файле я записал ограничение:

NET "CLK" TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 200000 kHz INPUT_JITTER 500ps;

Implementation проходит, TRACE показывает 0 ошибок. Но путь с самым маленьким Slack имеет Slack = 0.008 ns и тактируется от тактового 100 МГц. Это нормально?

Для таких больших ПЛИС (Xilinx xc6vlx240tff1156-1) - это нормально, т.к. Xilinx перестрахиу ещё те, и это значение будет достигнуто, если всё звёзды галактике повернутся к Вам и Вашему устройству задом. В остальных случаях реальный Slack будет заметно больше.

Собственно, условием успешного окончания разводки и является одновременное выполнением следующих условий:
1. все связи разведены,
2. все Slack >= 0 (может быть > 0).
Поэтому, если Вы зададите большую частоту (не 100 МГц, а 110 МГц например) то, возможно, проект тоже благополучно разведётся, но за большее время.

Если ошибок по сетапам и холдам нет, то будет работать. У xilinx всего две временные модели (slow/fast) для мемейств от 4 и выше (ключевая фраза - timing corner). Формируются они исходя из заданного температурного диапазона, технологического разброса и напряжения. Таким образом, при временном анализе рассматривается лучший/худший вариант и, если ошибок нет, то производитель гарантирует работоспособность. Запас по слэку 1нс, 5нс или 0.001нс без разницы - запас есть, дальше переразводить парсинг ничего не будет.
Кстати вопрос - slack Вы привели по сетапу? Может там по холду тоже очень маленький запас и вытягивая сетап, запас по холду уменьшается.