Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Задание джиттера в Xilinx
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Олег Гаврильченко
Для задания jitter в файлах UCF предусмотрено 2 разных параметра: SYSTEM_JITTER и INPUT_JITTER в параметре PERIOD. Я не могу до конца понять, какая между ними разница.
Предположим у меня 1 входной CLK 200 МГц, Jitter 100ps и 4 внутренних CLK, которые генерируются в MCMM: 100, 200, 400, 400 МГц из CLK. Как правильно задать джиттер в данном случае?
Зачем вообще нужен SYTEM_JITTER, если заданы INPUT_JITTER для всех входных CLK?
Boris_TS
INPUT_JITTER, задаётся для входного тактового сигнала и определяется неидеальностью этого сигнала.

Constraint SYSTEM_JITTER может задаваться в тех случаях, когда значение по умолчанию Default System Jitter Вас почему-либо не устраивает. System Jitter обусловлен не идеальностью ПЛИС и порчей тактовых сигналов из-за проседания питания внутри ПЛИС во время массовых переключения синхронных элементов.

Оба этих параметра пересчитываются в суммарный jitter для конкретных тактовых цепей, полученные значения можно увидеть в отчёте Timing Analyzer’а.

Как расчитать конкретное значение System Jitter, отличное от Default System Jitter - я не знаю, и на сайте Xilinx как-то этот момент опущен. Наверное, для этого надо бы напрячь официальную тех. поддержку.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.