Приветствую всех!
Не могу понять, по какому принципу сверхскоростные АЦП типа ADC12D1800 передают параллельный код в ПЛИС. Ведь если АЦП тактируется сотнями мегагерц, а плис десятками мегагерц, то как обеспечивается передача данных?
Я понимаю, что данные собираются в пачки по 12 бит, например. И такие пачки передаются параллельно, но ведь это уже не сплошной поток данных. И как такой потом потом разбирается в ПЛИС? Как состыковываются частоты?
Объясните пожалуйста новичку.
Спасибо!

delete

За счет чередования получается на каждой из шин 900 МГц частота битов. В ПЛИС есть ФАПЧ, которая подстраивается под тактовую частоту с АЦП. И дальше принятые слова распихиваются по памяти, тоже поочередно каждое слово в свою память, чтобы быстродействия хватило. Шире слово - меньше частота.

Хочется разобрать по полочкам.
У АЦП частота 3600 МГц. На выходе канала 12 шин по 12 бит. Получается, что 3600/12=300 МГц на каждой из 12-ти шин?

http://www.ti.com/lit/ds/symlink/adc12d1800.pdf
Я вижу 4 шины по 12 битов. Каждая выдает данные с частотой 900 МГц.

Хорошо. Тогда как данные распределяются во времени между этими шинами? Если была бы одна шина, то с частотой дискретизации АЦП на ней по каждому такту выставлялось бы значение сигнала. А как в случае с четырьмя шинами? В какое время и что на них появляется? И если частота в шине 900 МГц, как из нее восстанавливается сигнал с изначальной частотой дискретизации?

Читайте спецификацию, там написано и нарисовано. Восстанавливается в обратном порядке.

4 шины по 12 бит. По DCLKI/DCLKQ идет частота 450 МГц или 900 МГц в зависимости от режима демультиплексора. В первом варианте данные захватываются по двум фронтам тактового сигнала (режим DDR). В Xilinx никаких PLL для приема таких данных не потребуется, для этого в ней есть специальные тактовые буферы (BUFIO, BUFR) и триггеры непосредственно в блоках ввода-вывода.

Но после буферов для работы с принятыми словами нужна тактовая частота.

Но для ее получения не требуется PLL.

То есть, принял во входные буферы, а дальше на какой частоте с каким фазовым сдвигом обрабатывать - не важно? 900 МГц?

В большинстве случаев фазовая подстройка не нужна, однако если необходимо её можно легко реализовать.
900МГц поток можно "распилить" на 4 фазы по 225МГц - вполне приемлемая частота для обработки. Ну и понятное дело, количество логики на обработки тоже возрастёт в 4 раза - за всё в этой жизни приходится платить.

Для ТС : почитайте xapp524 на эту тему.

Использование PLL у Xilinx не обязателено.

А если рассмотреть оцифровку простого меандра с частотой 1800 МГц. На четырех 12-ти битных шинах что я увижу? в какой последовательности и какие биты на каких шинах и с какой частотой у меня будут переключаться из нуля в единицу. На таком примитивном примере мне стало бы понятнее, что я получаю на выходе АЦП во времени

А даташит посмотреть? Там же все диаграммы есть..

Удивительное дело, у меня тоже как раз открыта дока на этот АЦП (их случайно не камаз целый в обход таможни завезли?). И в инструкции (стр. 43) ясно написано, что в режиме, к примеру 1:4 Demux DES Mode вы будете четыре последовательных отсчета со входа иметь на параллельных выходах в следующей последовательности:
DQd, DId, DQ, DI. Т.е. для вашего примера (при условии сэмплирования на 3.6G) на выходе всегда будут присуствовать константы 0 1 0 1. Ну а где какие биты будут переключаться зависит от уровней сигналов.