Имеем процессор Cortex A9 и два 16-ти битных чипа памяти DDR3 400-MHz Clock (DDR-800 Data Rate). На рефдизайне производитель использует только один такт CKE0 (Single Rank DDR3 Implementation). Производитель угостил герберами дизайна. Предложенный вариант крайне неудобный - занимает очень много места. Я этот дизайн в виде DXF подсунул в проект и стал класть на эти полоски свои проводники и окончательно запутался. Вопросов слишком много чтобы их перечислять. Например шина адреса обходит чипы памяти по очереди и согласно одной апноте расстояние от процессора до первого чипа должно быть равно расстоянию между первым и вторым чипом, но в рефдизайне это не так - между чипами длина трассы раза в полтора короче. Подкиньте у кого свод правил по трассировки DDR3 максимально содержательный...

самый основной - этот: www.jedec.org/sites/default/files/docs/4_20_19R20.pdf
с точки зрения схемотехника - безразлично есть ли сам разъем между планкой памяти и процессором или его нет.

также можно посмотреть референс-дизайн разных планок памяти
http://www.jedec.org/standards-documents/f...-dimms/ddr3/all

Насколько я помню, для адресной шины выравниваются проводники от процессора до каждого модуля памяти по цепочке, т.е. Проц - М1, потом Проц - М1 - М2 и т.д.
Согласование от последнего модуля памяти до резисторов выравнивать не нужно.

Промерил весь рефдизайн с точностью до сотых долее миллиметра. С шиной данных, DQS и DQM все более-менее прояснилось. Нашлась линия - D0, на которой нет тюнинга. Она соединяет две не самые разнесенные друг от друга точки и ее можно провести короче, но почему то провели длиной 36.4мм. Все остальные линии соединяют пины расположенные ближе и их длина увеличина тюнингом. Все 32 +12 линий имеют длину от 36.21 до 36.95 мм и в каждой по 2 переходных отверстия. Почему выбрана такая длина (около 36.5) непонятно, но все остальное логично.

А вот с линиями обходящими чипы памяти по порядку с терминаторами на конце вопросы остались. Общая длина каждой адресной линии около 90 мм. На каждой линии по 4 переходных отверстия. У каждого вывода адреса стоит по одному переходному отверстию (даже если в нем нет необходимости и можно все провести в верхнем слое). До этого момента все понятно. Абсолютно все проводники на адресных трассах между этими двумя переходными отверстиями имеют тюнинг и их длина вытянута от 28 до 31мм. То есть можно и в 24 уложиться, но зачем то растянута до 28....31. Точность в отличии от линий данных невысокая но бог с ней. Оставшаяся длина трассы - от процессора до первого чипа около 60 мм. То есть длиннее в 2 раз - соотношение 1 к 2 . И это соотношение соблюдается на всех линиях. Об это я в апнотах ничего не находил. Но и эта длина около 60 мм на всех трассах вытянута. То есть опять можно уложиться в 52..53 мм.

Собственно с чего я так глубоко "закопался". Я в эту тему влез первый раз и ошибка мне будет стоить дорого. Этот дизайн мне крайне неудобен - мне надо чипы поставить ближе. Сейчас между процессором и чипами памяти еще 2 чипа памяти влезут по площади. Я могу это соотношение 1 к 2 легко соблюсти но в абсолютных значениях длин приблизительно 18 и 36 мм соответственно с длинами линий данных около 20 мм. Где меня грабли ждут?