Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Констрейны для проекта на Cyclone 3
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Acvarif
Имеется проект на Cyclone 3 EP3c25Q240C8 Nios + модуль на логике. Файл .sdk простейший, типа
Код
create_clock -period 55555556Hz -name {clk} [get_ports {clk}]
derive_pll_clocks -create_base_clocks

После компиляции TimeQuest выглядит ужасно
Нажмите для просмотра прикрепленного файла
Подскажите пожалуйста с чего начинать, чтобы TimeQuest не ругался так сильно. Например, что означает запись?
Код
NiosRsAmuletPuSopc_inst|the_altpll_0|sd1|pll7|clk[0]    -0.879    -34.499
NiosRsAmuletPuSopc_inst|the_altpll_0|sd1|pll7|clk[2]    0.043    0.000
CLOCK_50    17.409    0.000
altera_reserved_tck    46.053    0.000

Слак clk[0] -0.879 Это в наносекундах?
Каким образом можно устранить этот слак?


des333
Цитата(Acvarif @ Dec 7 2016, 11:33) *
Каким образом можно устранить этот слак?


Что понять, каким образом исправлять ситуацию, нужно:
  1. Убедиться, что этот слак реален (что это не путь между асинхронными клоковыми доменами, что у Вас так нет мультициклов и т.д.)
  2. Если слак, действительно, "честный" -- посмотреть, в какой части схемы у Вас такой слак
  3. Понять, почему он такой (много логики или фиттер раскидал триггеры далеко друг от друга и т.д.)


После этого станет понятней, как улучшить ситуацию.

P.S. Что означает каждая строка и в каких единицах слак -- почитайте в документации, не ленитесь sm.gif
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.