Из документации я вижу Configuration Space Register Access Timing. Там говорят что по фронтам на pld_clk будет инкрементироваться адрес tl_cfg_add и выводиться данные по этому адресу на шину tl_cfg_ctl. На адресе F сидит то что мне нужно: cfg_busdev[12:0].
Код
reg [3:0] cfg_clock;
wire [3:0] cfg_addr;
wire [31:0] cfg_data;
initial cfg_clock = 0;
pcie_core pcie(
// ...
.pld_clk(cfg_clock[3]),
.tl_cfg_add(cfg_addr),
.tl_cfg_ctl(cfg_data),
// ...
);
reg [15:0] bdf;
initial bdf = 16'h0200;
always @(posedge core_clk_out) begin
cfg_clock <= cfg_clock + 1;
if(cfg_addr == 4'hF) bdf <= {cfg_data[12:0], 3'b0}
Вроде правильно, через делитель задается pld_clk(cfg_clock[3]) и соответственно должен инкрементиться cfg_addr. Когда он станет 4'hF я ловлю нужный bus-device, а device у меня ноль.wire [3:0] cfg_addr;
wire [31:0] cfg_data;
initial cfg_clock = 0;
pcie_core pcie(
// ...
.pld_clk(cfg_clock[3]),
.tl_cfg_add(cfg_addr),
.tl_cfg_ctl(cfg_data),
// ...
);
reg [15:0] bdf;
initial bdf = 16'h0200;
always @(posedge core_clk_out) begin
cfg_clock <= cfg_clock + 1;
if(cfg_addr == 4'hF) bdf <= {cfg_data[12:0], 3'b0}
Однако через signal tap я вижу что пакеты у меня шастают с нулевым BDF и ничего не работает, кажется эта шина не работает вовсе.
Там ли я смотрю BDF? Есть ли способ проще, не лежит ли BDF где-то готовенький?
А может возможен обмен и вовсе с нулевым BDF?
