Цитата(начинающий связист @ Feb 8 2017, 16:07)

Но вот при сравнении есть трудности, т.к. модель имеет уровень обстракций и не описывает вычислительные задержки или возможные переполнения регистров. В модели такого поведения нет, а при реализации на VHDL появляются. Может у кого-то есть хоть какая-то идея из-за чего такое может происходить?
Идеи простые:
1. Доработать/детализировать модель, чтоб описывала все, что нужно.
2. Вытащить в симуляторе на обозрение все интересующие регистры.