Здравствуйте,
Есть вопрос к людям с опытом работы с DDR3. Потребовалось развести четыре DDR3 MT41K512M8DA-107 AIT:P. Datasheet рекомендует Fly-by архитектуру.
В микроновском документе ( tn4113_ddr3_point_to_point_design) для Fly-by архитектуры указаны довольно короткие длины цепей. Выполнение рекомендаций потребует размещение микросхем памяти одна под другой. Такое решение не хочет мое начальство.
Я видел примеры DDR3 и с большими длинами цепей, расположением на одном слое. Есть ли еще хорошие GuideLine по разводке DDR3?


https://yadi.sk/i/cCgudYp-3GtWGE

А что говорит документация на проц/плис?

Лучший гайд - это нарисуйте эту схему в HyperLynx.
Если не поленитесь и найдете все правильные IBISы, то результат моделирования будет очень близок к реальности.
Вот там и посмОтрите, насколько длинными могут быть линии передачи. Всё как на ладони.

А более Вам надо бы побеспокоиться о линиях данных.

250 милсов это конечно плотно, но поставить планки так на одном слое можно- другой вопрос какие нормы и переходные надо будет заложить: так получается в случае "прямых" трасс .

Но вообще правильно вам говорят про отсылку к документации на процессор- все смотреть нужно там, хотя бы из-за того что встречаются очень разные реализации DDRх контроллера со специфическими требованиями вроде фиксации битов, соотношений длин и пр. Вообще такая скорость не должна представлять проблем, можно разнести и дальше положив в итоге все на одном слое.

Сложно представить себе такую ситуацию, когда это необходимо.

ЗЫ: Кстати, типичный пример, когда в даташит пихают пересказ Signal Integrity.
А жизнь обычно "ширше" и редко когда влезает в указанные ограничения.

Ну почему- если дизайн с HDI, да с хорошей формулой, то это самый оптимальный вариант: тупо прямо идут все трассы между планками, на очень быстрых скоростях конечно придется нарастить бампы(изза виа и перехода на слои), но сделать это очень легко.

+1


А что за проц у ТС? Планки то 8 битные, их очень легко разводить.

Dual-core ARM Cortex-A9

Вы партнамбер лучше скажите- ядро дело десятое

Мы используем Arria 10 (10AS066N3F40E2LG) .

Нормы какие заложили по плате(трассы/переходные)? Сколько слоев? В чем разводите?

Более удачные гайды по ддр3 чем у альтеры можно найти разве что у интела, который ее купил- если есть премиум членство, можно взять без проблем.

А зачем вы берете такие короткие длины отрезков?
Это же просто для примера приведено. На то она и технология Fly-By, чтобы можно было отрезки между микросхемами делать той длины, которая нужна вам. А контроллер сам эту длину определит и подстроится.

Трассы считал в Polar, слоев 16. Скоростные слои проложены роджерсом 4 серии. Слои питания внутри на Fr4. Межслоные переходы мне не одобряет начальство, использую обратное сверление. via сквозные 0,15/0,35 мм. Минимальная трасса 0,089 мм. Работаю в AD17. DDR3 не самые скоростные в моей плате, просто на них я не получил рекомендаций по трассам от коллег, а сам я раньше не работал с ней.

У Вас плата полметра на полметра? Или по ней десятки ГГц ходят? Если нет, то Роджерс не оправдан, и обычного FR4 хватит.

PS Посмотрите на структуры составляющих цены ПП - там материалы, кажется, больше чем наполовину ее определяют, а Роджерс ни разу не дешевый... Хотя если Вам не критично, то можете использовать. Правда для не RF, а быстрой цифры производители рекомендуют Megtron вместо роджерса, он по мех. свойствам ближе к обычному FR4 поэтому многослойки с его использованием легче компоновать.

Я думаю, понятно что никто вам гарантий не даст..
Особенно с учетом того, что JEDEC нормирует работу DDR3L до 800МГц включительно.

С другой стороны, ничего особенно страшного из-за удлинения трасс на пару-тройку мм произойти не должно.
Ну а если у вас сигнальные линии пойдут через роджерс + обратное сверление = еще лучше..

Если будет желание - присылайте проект DDR нам на семинар, промоделируем в Sigrity и покажем, что у вас в проекте не так, что надо поправить, чтобы DDR работала на максимальной скорости без сбоев.
В подписи - ссылка на описание и программу семинара.

Поддерживаю, хотя конечно и мегтроны разные есть- и тоже не очень дешевые.

Поясните пожалуйста что это значит.

Наверное все же чересчур круто для таких корпусов и задач.

У вас сейчас какие-то проблемы в разводке есть, что вы гайды ищете? В смысле, байтлейн не можете поставить где-то хорошо, или выравнивание не удается?

Добрый вечер.
У вас стек согласован с производителем? Имеется ввиду толщина платы и минимальный диаметр переходного.
А так же возможномть сделать backdrilling при этом диаметре переходного отверстия. Прикидывали параметры backdrilling-а?

Просто так 4000 серию роджерса мне не одобрили бы. В моей ПП максимальные частоты десятки ГГц. Роджерс используют в моей нынешней компании, и я его использую не первый раз, нареканий у меня нет. Аналоги других компаний я рассматривал, например нелко, но его нужно было бы ждать дольше. А новом доке 4000 серии как раз указана Dk до 40 Ггц.

Изготовитель, с которым я обязан работать дает большую наценку на межслойные.
А также у моего начальника есть свое видение на многие вопросы, с которым приходится мириться.(сквозь слезы))

Стек с производителем согласован, толщины ядер выбраны таким образом, чтобы выполнять обратное сверление на максимальную глубину.

Так и не понял чего хочет начальник- не разводить ддр3 на внутренних слоях что ли? В чем физически проблема?

Мне в плату влепили память под конец сдачи проекта, моделированием я не занимался, сроков на это мне не уже выделяют. Скоростные линии с контролем импеданса, с дугами и выравниванием я обеспечить могу, но длины из дока мне не выдержать. Вопрос был в том, съест ли fly-by увеличенные длины отрезков между микросхемами памяти?

Имхо,
проблем быть не должно.

Вам же тут выше правильно писали - важнее смотреть на рекомендации по разводке памяти самого контроллера. а не памяти. Есть контроллеры, которые вообще флайбай не потдерживают. Я разводил и ддр3 и ддр4. Если вопросы-пишите

можно увеличивать расстояние между микросхемами. Главное чтобы длина до последней микросхемы не превысила максимально допустимую для контроллера.