Имеется 2 цепи: AGND и DGND. Создал для них 2 полигона на одном внутреннем слоем. Подскажите, пожалуйста, как сделать перемычку между ними?

Создаете еще один слой графики и рисуете на нем перемычку. Затем этот слой в герберах подключаете к слою меди.
Все.

Allowing Different Nets to Short
You can intentionally connect different nets and allow the planes or traces to short at a specified pin or via without causing a DRC violation.

Design situations may require that different nets must be tied together at specific pins (such as tying different power planes together at the common connector input). This feature enables you to define allowed shorts at those pins.
Note:

If you allow net shorting for pins or vias connected to planes, the connectivity to the planes does not appear on negative planes. Thermal pads for allowed shorted pins or vias only appear on positive planes.
Procedure

Select the pin or via for the allowed short.
Choose Properties > Padstack Properties from the popup menu.
In the Padstack Properties dialog box, expand the “Shorted Net Settings” section.
In the “Shorted nets by layer” list, select the layer (or multiple layers) for the short, then click Edit.
In the Nets dialog box, include the nets you want to connect to the selected pin or via.
Click OK.

The shorted net name appears in the “Shorted nets by layer” list.
(Optional) Repeat Steps 4 - 6 as needed to allow other nets to short to the same pin or via on different layers.
Click Apply.

The selected pin or via is allowed to connect to its original assigned net and also to the specified shorted nets.
(Optional) Generate a list of all of the allowed shorted nets in the design (Analysis > Allowed Net Shorting Report).

The Net Shorting tab of the Message Window displays a list of all of the allowed shorted pins and vias, and gives the total count. View the file .../PCB/LogFiles/AllowedNetShorting.txt to see the complete report.

You can route traces for the different nets to the selected pin or via without causing DRC violations. On shorted planes, a thermal connection to each plane appears for the selected pin or via without DRC violations.

Помимо предложенного vvvv, можно еще нужный вам участок Conductive shapом нарисовать. Это позволит по крайней мере избежать попадания переходника другой цепи в эту область (а мало ли? Человеческий фактор...). ДРС будет на этапе проверки ругаться конечно...

fill, очень интересный метод, спасибо! Однако мне нужно соединить полигоны на одном слое. А в вашем методе, я так понял, используется переходное отверстие

Conductive shape не может иметь два имени 8-), поэтому один из полигонов не подключится. Если рисовать всё Conductive shape, есть риск залить не то , что хочется.

Я использую для этого компонент с Resistor Shape:

Нажмите для просмотра прикрепленного файла ,Нажмите для просмотра прикрепленного файла

Нужно создать CELL с двумя площадками и натянуть между ними Resistor Shape. Прицепить к нему УГО - любое удобное для соединения цепей на схеме. После этого эта перемычка ставится как компонент на схему и, далее, на плату в любое удобное место. Никакой ругани DRC и нормальное соединение земель.

Предложенный способ кажется наиболее оптимальным. Этот же способ предлагается в видео уважаемого fill - AGND+GND.avi , но при создании подобного резистора с resistor shape после сохранения селла к существующему резистор шейпу добавляется еще один такой же - клон. И при DRC выдается ошибка о нулевом зазоре между резистор шейпами. Можно зайти в селл едитор и удалить клона, но при сохрании селла он появляется снова. И удалить его никак нельзя кажется. Версия 7.9.5. Может кто знает как это побороть?