Сейчас проектирую приемник и декодер для IrDA. По ТЗ выходной сигнал должен быть с ТТЛ уровнями.
Нужно схемотехнически отрезать старт и стоп бит после триггера Шмитта.
Пока есть такая схема, но не получается её смоделировать. (Проблема с использованием ФАПЧ).
