Приветствую всех!
Практика использования VHDL дает возможность применять кроме SIGNAL еще и variable. Не знаю, как вам, а мне хватало всегда SIGNAL. Но вот когда стал смотреть чужой код, что столкнулся с проблемой невозможности наблюдения в ModelSim этих самых variable..
Тупая замена на SIGNAL - верный прием наблюдать желаемое

НО! Остается вопрос, где эти самые variable просто незаменимы?

Что скажут корифеии HDL-дизайна?.. Должна быть (не только у меня) ясность в этом вопросе.
Спасибо!

Разумеется. Переменные не имеют истории.

Это в общем случае не так. Переменная может использоваться для описания логики перед триггером, замена переменной на сигнал приведёт к созданию ещё одного триггера.

Я не назову таких случаев, чтобы вот просто незаменимы.
Их можно использовать для хранения больших массивов данных, история изменений которых не важна, чтобы уменьшить количество используемой памяти ЭВМ при симуляции. Например, через переменные можно описать модели памяти.


Это преобразование последовательного 1-битного потока данных в 2-битный параллельный. x можно сделать сигналом. Но поскольку он используется только в одном процессе, используется переменная, чтобы не засорять пространство имён архитектуры вспомогательными сигналами.

Понятно. Это мера углубляться в архитектуру для экзотических случаев чего-то там не использовать или наоборот, как в for.

Чувствуется верилоговец. Это не так. Триггер будет только в случае запоминания при тактировании. Кстати, с точки зрения ресурса макроячейка будет использована(без триггера) на логику

Пожалуй - это аргумент для бенча. Чтобы не нагружать машину дурной работой.

Локализация понятна. Четко отмечено!

Бог миловал.



Замена s на сигнал приведет к созданию триггера и задержке на один такт, о чём я и говорил.

Я там в процессе клок забыл, но идея понятна.

Так это же под клоком. Естественно будет триггер!..
Скорее удобно применять в generate, чтобы изящнее отразить особенность архитектуры подключений...

При написании функций (function) переменные незаменимы.

Нет возражений. Конечно!))

Вы путаетесь в показаниях.
Это вряд ли.

С учётом того, что внутри функции нельзя использовать сигналы (только как аргументы), это само собой разумещееся.

Скорее это связано с текстом, что писал новичок.

Акцентирую внимание на описание в секции коммутаций сущностей. Там история не нужна конечно.
Это понятно из природы применения функций. Сигналы описываться в декларативной части функции, не могут

сделать например


для моделсима выводите сигнал ODD

Латчей синтезатор не выдает?

По любому предстоит дополнительная компиляция... Я так тоже делаю. Под настроение... Спасибо!


Хорошее замечание. Тут ушки на макушке!... Может быть. Надо смотреть пространство перебора и синхронность. Ничего не пропустил?.. Если пропущено, то синтезатор вставит латч. Особенно при асинхроне!
Идея понятна.

Не знаю, как в моделсиме, а в NCsim и Aldec переменные вполне наблюдаются. Просто они объявлены внутри процесса и искать их надо внутри процесса, а не архитектуры.
Незаменимыми я их не назову, но в ряде случаев, как в примере выше, они сильно экономят время написания и уменьшают объем/увеличивают читаемость кода.

Вот применение! Пользуюсь регулярно! где-то спер идею )))


process(ADDR_in)
variable tmp0 : std_logic := '0';
begin
tmp0 := '1';

for i in 23 downto 0 loop
tmp0 := tmp0 and not (ADDR_in(i) xor conv_std_logic(ADDR,24)(i));
end loop;

decoder_yes <= tmp0;
end process;

Я что-то сходу не соображу, в чём тут идея. По-хорошему, такие вещи надо описывать функцией, тогда и переменные не понадобятся. А у функции должно быть говорящее имя (код должен стремиться к тому, чтобы быть самодокументируемым).

функция дешифрации основана как раз на свойстве variable по неблокирующему присваиванию

Во-первых, дешифрации чего? Вы привели какой-то код, но ни словом о том, что он делает.
В VHDL нет понятия "неблокирующее присваивание".