Имеется написанный на VHDL модуль с несколькими архитектурами, который я подключаю в testbench, который пишу уже на Verilog. Подскажите, есть ли способ прямо указать, какую архитектуру нужно использовать? По ссылке в разделе "Selecting Non-Default Architectures" приведены способы, но ни один из них у меня не заработал (или я не понял, как правильно их применять).
Косвенно связанный вопрос: а в принципе кто как использует (и использует ли) модули с несколькими архитектурами?

Я делаю один модуль одна архитектура Иначе потом можно запутаться в серьезном проекте

+1.
Так и документировать проще. Лучше уже делать вложенные модули, чем архитектуры одного уровня.

С помощью "`define" можно много чего "разрулить".

Если кому интересно, способ в приведенной автором ссылке рабочий. Софт может поругаться на этапе компиляции, но моделирование запустится как надо.