получилось использовать две задержки с одного IOE(на железе не проверял, но полагаю должно работать):
1. задаю в assigment editor разные задержки для входного пина:
Нажмите для просмотра прикрепленного файла2. получаю в chip planner задействованных два блока задержки:
Нажмите для просмотра прикрепленного файла3. в TimeQuest проверяю пути:
Нажмите для просмотра прикрепленного файлаНажмите для просмотра прикрепленного файлапри изменении параметра задержки в assigment editor -е задержки пути соответственно изменяются
Код
`timescale 1ns / 1ps
module ioe_delay_both
(
input logic a,
input logic clk,
output logic c,
output logic c1
);
//===========================================/
//
//===========================================/
logic a0;
lcell delay0_a(
.in(a),
.out(a0)
);
logic a1;
lcell delay1_a(
.in(a),
.out(a1)
);
logic [3:0] cnt = 'b0;
always_ff@(posedge clk)
begin
if(a0) cnt <= cnt + 1'b1;
c <= cnt[3];
end
logic [3:0] cnt1 = 'b0;
always_ff@(posedge clk)
begin
if(a1) cnt1 <= cnt1 + 1'b1;
c1 <= cnt1[3];
end
endmodule