Есть Verilog Module который тестируется Verilog Test Fixture c использованием Task.
Хочется перенести функционал теста в железо, т.е. нажал кнопку - выполнилась последовательность действий описанная в Task.
Как с наименьшими трудозатратами синтезировать функционал, не переписывая его в стейт-машину?
Может конвертеры какие есть, типа Vivado-HLS, чтобы скормил ему Verilog Test Fixture и получил синтезируемый Verilog Module?
Полная версия этой страницы: Как синтезировать task на Verilog
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
Цитата(_4afc_ @ Oct 2 2017, 01:42) 
Есть Verilog Module который тестируется Verilog Test Fixture c использованием Task.
Хочется перенести функционал теста в железо, т.е. нажал кнопку - выполнилась последовательность действий описанная в Task.
Как с наименьшими трудозатратами синтезировать функционал, не переписывая его в стейт-машину?
Может конвертеры какие есть, типа Vivado-HLS, чтобы скормил ему Verilog Test Fixture и получил синтезируемый Verilog Module?
Хочется перенести функционал теста в железо, т.е. нажал кнопку - выполнилась последовательность действий описанная в Task.
Как с наименьшими трудозатратами синтезировать функционал, не переписывая его в стейт-машину?
Может конвертеры какие есть, типа Vivado-HLS, чтобы скормил ему Verilog Test Fixture и получил синтезируемый Verilog Module?
task должен иметь кучу ограничений (не только отсутствие #, но, вроде бы, еще с глобальными переменными низя), чтобы быть синтезируемым. когда-то раньше вообще было нельзя.
полагаю, что автоматического конвертора нету - во первых слишком сложно, во вторых мало кому нужно
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.