Вопрос больше адресован людям кто непосредственно проектирует в HDL Designer.
Проблема состоит в следующем:
До недавнего времени я работал с XILINX. Маршрут проектирования заключался в следующем:
1. Разработка проекта в HDL Designer в графическом виде с использованием библиотек элементов и корок XILINX (XILINX_unisims, XILINX_CoreLib. Каждый элемент описан на Verilog). Они вставлялись как готовые модули с портами. Их соединяешь с остальным проектом и все получается красиво и замечательно.
2. Моделирование в QuestaSim и отладка.
3. Синтез и трассировка в ISE/Vivado
Теперь возникла необходимость работы с Altera и вот тут появился один неприятный нюанус

Может кто знает как решить эту проблему? где можно достать описание всех элементов? или может кто сможет посоветовать что-либо?
Заранее спасибо за любую информацию!