Нажмите для просмотра прикрепленного файлаВсем здравствуйте !
Для моделирования альтеровской корки DDR SDRAM, квартус 9.1, из файлов полученных при генерации корки в мегавизарде собираю проект в HDL Disainer HDS_2015.1b, файл верхнего уровня "ddr_example_top_tb", но при попытке запустить на симуляцию, и на стадии компиляции получаю соообщение о том что библиотека "ieee" отсутствуеет,
Нажмите для просмотра прикрепленного файла
хотя в проекте HDL Disainer она есть. При этом проект ddr_example_top в квартус полнустью проходит.
Как скормить библиотеку "ieee" HDL Disainerу и questasim_10.1b!?
Полная версия этой страницы: Библиотека "ieee" в HDL Disainer
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Среды разработки - обсуждаем САПРы
Если я не ошибаюсь, то в дизайнере по-умолчанию нет не самой либы ieee, а только пакета ieee.numeric_std. Добавить можно ручками, скачав исходник из интернета.
Скрипт для запуска моделирования в студию!
По опыту - с ip блоком идет тестовое окружение. Для начала его необходимо запустить в моделсиме/квесте без hld designer. И после того, как запуск удастся - пробовать встроить ip блок в проект и моделировать!
Однако главный вопрос- зачем?
Я несколько раз моделил IP ядра памяти в академических целях и убеждался не только в их работоспособности, но и в их пропускной способности - она соответствовала документации!
И теперь подключаю слейва к своему интерконнекту с необходимыми задержками и все!
П.С. - скорость моделирования ip корки DDR 1/2/3 - ну очень медленная, даже если пропускать калибровку!
По опыту - с ip блоком идет тестовое окружение. Для начала его необходимо запустить в моделсиме/квесте без hld designer. И после того, как запуск удастся - пробовать встроить ip блок в проект и моделировать!
Однако главный вопрос- зачем?
Я несколько раз моделил IP ядра памяти в академических целях и убеждался не только в их работоспособности, но и в их пропускной способности - она соответствовала документации!
И теперь подключаю слейва к своему интерконнекту с необходимыми задержками и все!
П.С. - скорость моделирования ip корки DDR 1/2/3 - ну очень медленная, даже если пропускать калибровку!
Цитата
Скрипт для запуска моделирования в студию!
Скрипт собственно формирует HDL Disainer, он приведён на первом рисунке в сообщении 1.Там под красными сообщениями об ошибках компиляции из за отсутствия "ieee", приведено сообщение ошибке выполнения скрипта.
Цитата
Однако главный вопрос- зачем?
Чтобы посмотреть диаграмму входных сигналов в корку и её ответов контроллеру, прежде чем вставлять в проект.
Цитата(slawikg @ Nov 7 2017, 21:10) 
Скрипт собственно формирует HDL Disainer, он приведён на первом рисунке в сообщении 1.Там под красными сообщениями об ошибках компиляции из за отсутствия "ieee", приведено сообщение ошибке выполнения скрипта.
Для моделирования контроллера нужно использовать скрипт, сгенерированный квартусом! Он лежит в папке со сгенерированным ip блоком, в подпапке для симулации в подпапке Mentor.
Если запускать моделирование прямо из HDL Designer - то нужно указать этот скрипт в пост-запуске (не помню точное название). Но это весьма и весьма не просто!
Цитата(slawikg @ Nov 7 2017, 21:10)
Чтобы посмотреть диаграмму входных сигналов в корку и её ответов контроллеру, прежде чем вставлять в проект.
Диаграмма соответствует спецификации AvalonMM
Или вы нативный интерфейс хотите использовать? Раньше он был - вспоминаю его с содраганием...
Цитата
Для моделирования контроллера нужно использовать скрипт, сгенерированный квартусом! Он лежит в папке со сгенерированным ip блоком, в подпапке для симулации в подпапке Mentor.
Скрипта моделирования в папке нет:
Нажмите для просмотра прикрепленного файла
конечно можно из проекта квартуса создать такой скрипт, я раньше так и делал, возможно воспользуюсь вашим советом.
Цитата
Или вы нативный интерфейс хотите использовать?
Без процессора
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.