Код
reg [ 7: 0] edge_capture;
...........
edge_capture[0] <= -1;
...........
edge_capture[0] <= -1;
Просматриваю исходники ниос...
Полная версия этой страницы: синтаксис верилог
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
А что означает такая строчка (запись -1)?
Просматриваю исходники ниос...
Просматриваю исходники ниос...
это всё-равно что 8'b11111111. Хотя я бы не пользовался такой нотацией.
Цитата(masics @ Nov 24 2017, 12:21) 
это всё-равно что 8'b11111111. Хотя я бы не пользовался такой нотацией.
А... т.е указываем один бит для записи, а пишем во все? Лихо...
Я пропустил [0]. Мой предыдущий ответ неверен.
edge_capture[0] <= -1; эквивалентно edge_capture[0] <= 1'b1;
Зачем это было сделано - не понятно. Возможно, раньше было другое присваивание.
edge_capture[0] <= -1; эквивалентно edge_capture[0] <= 1'b1;
Зачем это было сделано - не понятно. Возможно, раньше было другое присваивание.
Цитата(masics @ Nov 24 2017, 12:34)
edge_capture[0] <= -1; эквивалентно edge_capture[0] <= 1'b1;
Спасибо. Экономят буквы? Но при чём здесь минус для бита?
Ну кривой у Верилога синтаксис. Смиритесь и получайте удовольствие.
Цитата(andrew_b @ Nov 24 2017, 12:46)
Ну кривой у Верилога синтаксис. Смиритесь и получайте удовольствие.
Цитата(_Anatoliy @ Nov 24 2017, 12:41)
Спасибо. Экономят буквы? Но при чём здесь минус для бита?
-1 это целочисленный литерал, который по умолчанию является знаковым и занимает 32 бита. Т.о. минус 1 это 32-е единицы. То, что потом это значение присваивается какому-то биту означает, что из 32-бит этого значения заберется один - младшиий.
Цитата(_Anatoliy @ Nov 24 2017, 12:09)
Просматриваю исходники ниос...
Да уж, кривые у них рученьки. Не надо так делать.
А так, Tausinov всё верно расписал.
Цитата(AVR @ Nov 24 2017, 13:18)
Не надо так делать.
Мне это не грозит, ибо я на другом языке разговариваю.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.